第1章 緒論
　1.1 邏輯器件概述
　1.2 可編程邏輯器件PLD的發(fā)展歷程
　1.3 FPGA的特點(diǎn)
　1.4 CPLD/FPGA的基本結(jié)構(gòu)
　　1.4.1 CPLD的基本結(jié)構(gòu)
　　1.4.2 FPGA 的基本結(jié)構(gòu)
　　1.4.3 CPLD與FPGA 比較
　1.5 Xilinx FPGA產(chǎn)品介紹
　　1.5.1 Xilinx 公司概述
　　1.5.2 Xlinx FPGA產(chǎn)品
第2章 開(kāi)發(fā)軟件與開(kāi)發(fā)流程
　2.1 開(kāi)發(fā)軟件簡(jiǎn)介
　　2.1.1 ISE開(kāi)發(fā)軟件簡(jiǎn)介
　　2.1.2 ISE9.1i的安裝
　　2.1.3 ModelSim仿真軟件簡(jiǎn)介
　2.2 一個(gè)簡(jiǎn)單的開(kāi)發(fā)項(xiàng)目
　2.3 開(kāi)發(fā)軟件使用進(jìn)階
　　2.3.1 ISE9.1i集成開(kāi)發(fā)環(huán)境界面
　　2.3.2 設(shè)計(jì)輸入
　　2.3.3 設(shè)計(jì)綜合
　　2.3.4 功能仿真
　　2.3.5 工程實(shí)現(xiàn)
　　2.3.6 時(shí)序仿真
　　2.3.7 器件配置
第3章 VHDL硬件描述語(yǔ)言
　3.1 VHDL的歷史和概況
　3.2 VHDL基本設(shè)計(jì)思想
　3.3 VHDL語(yǔ)言設(shè)計(jì)的基本單元
　　3.3.1 實(shí)體
　　3.3.2 構(gòu)造體
　　3.3.3 配置
　　3.3.4 包集合
　　3.3.5 庫(kù)
　3.4 VHDL語(yǔ)言的對(duì)象和數(shù)據(jù)類(lèi)型
　　3.4.1 VHDL語(yǔ)言的對(duì)象類(lèi)型
　　3.4.2 VHDL語(yǔ)言的數(shù)據(jù)類(lèi)型
　　3.4.3 不同數(shù)據(jù)類(lèi)型之間的轉(zhuǎn)換
　3.5 VHDL語(yǔ)言運(yùn)算操作符
　3.6 VHDL語(yǔ)言的描述語(yǔ)句
　　3.6.1 有關(guān)規(guī)則和基本語(yǔ)句
　　3.6.2 并發(fā)描述語(yǔ)句
　　3.6.3 順序描述語(yǔ)句
　　3.6.4 其他語(yǔ)句
　3.7 VHDL的層次結(jié)構(gòu)設(shè)計(jì)
　　3.7.1 參數(shù)與參數(shù)配置
　　3.7.2 元件與元件例化
　　3.7.3 generate語(yǔ)句
　　3.7.4 子程序（Subprogram）
　　3.7.5 VHDL的行為級(jí)建模與RTL建模
　3.8 有限狀態(tài)機(jī)（FSM）
　　3.8.1 有限狀態(tài)機(jī)（FSM）
　　3.8.2 一個(gè)FSM的RTL代碼實(shí)例
第4章 Xilinx IP核
　4.1 Xilinx的IP介紹
　4.2 Xilinx IP配置工具及使用方法
　4.3 時(shí)鐘管理IP
　　4.3.1 DCM模塊
　　4.3.2 DCM的使用方法
第5章 FPGA的配置和電源設(shè)計(jì)
　5.1 FPGA的配置
　　5.1.1 FPGA的配置引腳
　　5.1.2 FPGA的配置模式
　　5.1.3 FPGA的配置流程
　　5.1.4 FPGA的配置電路
　5.2 FPGA的電源設(shè)計(jì)
　　5.2.1 FPGA的電源指標(biāo)
　　5.2.2 FPGA的功耗估計(jì)
　　5.2.3 FPGA的電源解決方案
第6章 VHDL程序設(shè)計(jì)實(shí)驗(yàn)
　6.1 實(shí)驗(yàn)一 層次化工程的創(chuàng)建
　6.2 實(shí)驗(yàn)二 仿真測(cè)試平臺(tái)的創(chuàng)建
　6.3 實(shí)驗(yàn)三 存儲(chǔ)器和記錄類(lèi)型實(shí)驗(yàn)
　6.4 實(shí)驗(yàn)四 n比特計(jì)數(shù)器及RTL驗(yàn)證實(shí)驗(yàn)
　6.5 實(shí)驗(yàn)五 比較器實(shí)驗(yàn)
　6.6 實(shí)驗(yàn)六 算術(shù)邏輯單元實(shí)驗(yàn)
　6.7 實(shí)驗(yàn)七 狀態(tài)機(jī)實(shí)驗(yàn)
　6.8 實(shí)驗(yàn)八 計(jì)數(shù)器實(shí)驗(yàn)
　6.9 實(shí)驗(yàn)九 IP核應(yīng)用實(shí)驗(yàn)
　6.10 實(shí)驗(yàn)十 數(shù)字時(shí)鐘管理IP核實(shí)驗(yàn)
第7章 FPGA邏輯設(shè)計(jì)實(shí)驗(yàn)
　7.1 實(shí)驗(yàn)一 熟悉Xilinx開(kāi)發(fā)工具
　7.2 實(shí)驗(yàn)二 結(jié)構(gòu)體生成向?qū)Ш蚉ACE
　7.3 實(shí)驗(yàn)三 全局時(shí)鐘約束實(shí)驗(yàn)
　7.4 實(shí)驗(yàn)四 綜合技巧實(shí)驗(yàn)
　7.5 實(shí)驗(yàn)五 IP核生成實(shí)驗(yàn)
　7.6 實(shí)驗(yàn)六 Chipscope調(diào)試實(shí)驗(yàn)
附錄A VHDL關(guān)鍵字
附錄B VHDL中的運(yùn)算操作符
附錄C VHDL中的描述語(yǔ)句及用法
附錄D VHDL中的屬性定義
附錄E IEEE的標(biāo)準(zhǔn)庫(kù)
參考文獻(xiàn)