第一部　分芯片器件與開發(fā)工具
第1章　FPGA/CPLD開發(fā)基礎(chǔ)
1.1　FPGA/CPLD概述
1.1.1　FPGA/CPLD與EDA、ASIC技術(shù)
1.1.2　FPGA/CPLD與SOPC/SOC
1.2　FPGA/CPLD硬件體系結(jié)構(gòu)
1.2.1　FPGA體系結(jié)構(gòu)
1.2.2　CPLD體系結(jié)構(gòu)
1.2.3　FPGA和CPLD的比較
1.3　FPGA/CPLD的開發(fā)流程
1.4　FPGA/CPLD的常用開發(fā)工具
第2章　　Altera　FPGA/CPLD的結(jié)構(gòu)
2.1　Altera高密度FPGA
2.2　Altera低成本FPGA
2.2.1　主流低成本FPGA——Cyclone
2.2.2　新一代低成本FPGA——CycloneII
第3章　　Quartus　II的基本應(yīng)用
3.1　Quartus　II軟件的用戶界面
3.2　設(shè)計(jì)輸入
3.3　綜合
3.4　布局布線
3.5　仿真
3.6　編程與配置
第4章　　Quartus　II輔助設(shè)計(jì)工具的應(yīng)用
4.1　定制元件工具M(jìn)egaWizard　Plug�睮n　Manager的使用
4.1.1　IP核簡介
4.1.2　基本宏單元的定制
4.2　RTL閱讀器
4.2.1　JRTL閱讀器簡介
4.2.2　RTL閱讀器用戶界面
4.2.3　原理圖的分頁和模塊層次的切換
4.2.4　使用RTL閱讀器分析設(shè)計(jì)中的問題
4.3　SignalTapII邏輯分析器
4.4　時(shí)序收斂平面布局規(guī)劃器（Timing　Closure　Floorplan）
4.4.1　使用Timing　Closure　Floorplan分析設(shè)計(jì)
4.4.2　使用Timing　Closure　Floorplan優(yōu)化設(shè)計(jì)
4.5　Chip　Editor底層編輯器
4.5.1　Chip　Editor功能簡介
4.5.2　使用Chip　Editor的設(shè)計(jì)流程
4.5.3　Chip　Editor視圖
4.5.4　資源特性編輯器
4.5.5　Chip　Editor一般應(yīng)用
4.6　時(shí)鐘管理
4.6.1　時(shí)序問題
4.6.2　鎖相環(huán)應(yīng)用
4.7　片外高速存儲(chǔ)器
4.8　時(shí)序約束與時(shí)序分析
4.9　設(shè)計(jì)優(yōu)化
第5章　　odelSim　SE的基本應(yīng)用
第二部分　Nios　II理論基礎(chǔ)
第6章　Nios　II　處理器
第7章　Avalon總線規(guī)范
第8章　Nios　II系統(tǒng)開發(fā)設(shè)計(jì)基礎(chǔ)
第9章　Nios　II系統(tǒng)設(shè)計(jì)基礎(chǔ)開發(fā)實(shí)例初級(jí)篇
第10章　Nios　II系統(tǒng)設(shè)計(jì)綜合提高實(shí)例中級(jí)篇
第11章　基于嵌入式操作系統(tǒng)的Nios　II系統(tǒng)設(shè)計(jì)與應(yīng)用高級(jí)篇
參考文獻(xiàn)