張蕾，1985年10月出生，畢業(yè)于北京理工大學，現(xiàn)任職于北京理工大學集成電路與電子學院。主要從事模擬集成電路、混合信號集成電路等方向的設計和研究，在高性能ADC/DAC、高性能集成系統(tǒng)微弱信號讀取電路等方向參與的課題成果突出，發(fā)表學術論文十余篇。參與國家自然科學基金多項，主持及參與橫向課題多項，獲“北京市青年英才計劃”項目支持。主要曾講授《IC版圖藝術》、《VHDL硬件描述語言》、《現(xiàn)代集成電路版圖設計與藝術》、《工程創(chuàng)新實踐（III）》、《集成電路設計實踐（I）》、《集成電路設計實踐（II）》、《CMOS模擬集成電路設計》、《微電子技術進展》等多門本科生及研究生課程。參與獲得北京市高等教育教學成果獎二等獎、北京理工大學第十三屆優(yōu)秀教育教學成果獎二等獎、第十四屆優(yōu)秀教育教學成果獎一等獎，北京理工大學 “理工雷科”教學貢獻獎等多項教學成果獎。組織并指導學生參加“全國大學生集成電路創(chuàng)新創(chuàng)業(yè)大賽”、“北京市集成電路設計大賽”，多次獲得“優(yōu)秀指導教師”稱號。