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高速串行收發(fā)器原理及芯片設(shè)計(jì)——基于JESD204B標(biāo)準(zhǔn)

高速串行收發(fā)器原理及芯片設(shè)計(jì)——基于JESD204B標(biāo)準(zhǔn)

定  價(jià):89 元

        

  • 作者:唐枋,李世平,陳卓
  • 出版時(shí)間:2022/6/1
  • ISBN:9787030664792
  • 出 版 社:科學(xué)出版社
  • 中圖法分類:TP332.1 
  • 頁(yè)碼:180
  • 紙張:
  • 版次:01
  • 開本:16
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讀者對(duì)象:集成電路設(shè)計(jì)、通信、電路與系統(tǒng)等專業(yè)從業(yè)人員

本書首先研究JESD204B協(xié)議的基本內(nèi)容,整理了其關(guān)鍵技術(shù),分析了204B控制器的確定性延遲機(jī)制,探討了收發(fā)器PHY的系統(tǒng)結(jié)構(gòu)和重要的參數(shù)設(shè)置。然后,本書分別針對(duì)發(fā)送端和接收端,詳細(xì)分析和描述JESD204B控制器的協(xié)議和數(shù)字電路設(shè)計(jì)實(shí)現(xiàn)。其次,本書基于55納米1p7m_RF工藝,采用數(shù)模混合設(shè)計(jì)完成了JESD204B收發(fā)器PHY的電路設(shè)計(jì)實(shí)現(xiàn),重點(diǎn)詳述了發(fā)送器中的串行化器和終端檢測(cè)、接收器的自適應(yīng)連續(xù)時(shí)間均衡器、離散時(shí)間判決反饋均衡器以及解串器設(shè)計(jì)。最后,本書介紹了基于混合信號(hào)的JESD204B收發(fā)器的系統(tǒng)仿真方案和關(guān)鍵仿真結(jié)果。

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