AMD FPGA設(shè)計優(yōu)化寶典：面向Vivado/VHDL
定 價：125 元
叢書名：EDA精品智匯館
- 作者：高亞軍
- 出版時間：2023/3/1
- ISBN：9787121450983
- 出 版 社：電子工業(yè)出版社
- 中圖法分類：TP332.1
- 頁碼：
- 紙張：
- 版次：
- 開本：16開
本書以Xilinx公司（目前已被AMD公司收購）的7系列FPGA、UltraScale/UltraScale+ FPGA和Versal ACAP內(nèi)部架構(gòu)為基礎(chǔ)，介紹與之匹配的RTL代碼的風(fēng)格（采用VHDL語言）和基于Vivado的設(shè)計分析方法。全書共10章，包括時鐘網(wǎng)絡(luò)、組合邏輯、觸發(fā)器、移位寄存器、存儲器、乘加運算單元和狀態(tài)機的代碼風(fēng)格和優(yōu)化方法，也包含扇出和布線擁塞的優(yōu)化方法。本書可供電子工程領(lǐng)域的本科生和研究生學(xué)習(xí)參考，也可供FPGA工程師和自學(xué)者參考使用。
高亞軍，F(xiàn)PGA技術(shù)分享者，設(shè)計優(yōu)化和時序收斂專家，Vivado工具使用專家，數(shù)字信號處理專家，現(xiàn)任Xilinx資深戰(zhàn)略應(yīng)用工程師，多年來使用Xilinx FPGA實現(xiàn)數(shù)字信號處理算法，對Xilinx FPGA器件架構(gòu)、開發(fā)工具Vivado/Vitis HLS/Model Composer及其設(shè)計理念有深厚的理論和實戰(zhàn)經(jīng)驗。
第1章 FPGA技術(shù)分析1
1.1 芯片架構(gòu)的演變1
1.2 設(shè)計方法的演變15
1.3 面臨的挑戰(zhàn)20
1.4 四大基本原則22
1.4.1 硬件原則23
1.4.2 同步原則24
1.4.3 流水原則25
1.4.4 面積與速度的平衡與互換原則27
1.5 性能指標(biāo)29
1.6 思考空間31
第2章 優(yōu)化時鐘網(wǎng)絡(luò)32
2.1 時鐘資源32
2.1.1 7系列FPGA中的時鐘資源32
2.1.2 UlatraScale/UltraScale+ FPGA中的時鐘資源42
2.1.3 Versal ACAP中的時鐘資源47
2.2 時鐘偏移52
2.3 時鐘抖動64
2.4 安全的時鐘啟動方式71
2.5 時鐘規(guī)劃75
2.6 創(chuàng)建輸出時鐘79
2.7 思考空間80
第3章 優(yōu)化組合邏輯81
3.1 組合邏輯資源81
3.2 譯碼器與編碼器82
3.2.1 譯碼器代碼風(fēng)格82
3.2.2 編碼器代碼風(fēng)格93
3.3 多路復(fù)用器與多路解復(fù)用器104
3.3.1 多路復(fù)用器代碼風(fēng)格104
3.3.2 多路解復(fù)用器代碼風(fēng)格117
3.4 加法器與累加器119
3.4.1 加法器代碼風(fēng)格119
3.4.2 累加器代碼風(fēng)格134
3.5 其他組合邏輯電路149
3.5.1 移位器代碼風(fēng)格149
3.5.2 比較器代碼風(fēng)格153
3.5.3 奇偶校驗電路代碼風(fēng)格166
3.5.4 二進制碼與格雷碼互轉(zhuǎn)電路代碼風(fēng)格167
3.6 避免組合邏輯環(huán)路170
3.7 思考空間171
第4章 優(yōu)化觸發(fā)器172
4.1 觸發(fā)器資源172
4.1.1 7系列FPGA中的觸發(fā)器資源172
4.1.2 UltraScale/UltraScale+ FPGA中的觸發(fā)器資源174
4.1.3 Versal ACAP中的觸發(fā)器資源175
4.2 建立時間和保持時間179
4.3 亞穩(wěn)態(tài)181
4.4 控制集184
4.5 復(fù)位信號的代碼風(fēng)格189
4.5.1 異步復(fù)位還是同步復(fù)位189
4.5.2 全局復(fù)位還是局部復(fù)位192
4.5.3 是否需要上電復(fù)位195
4.6 同步邊沿檢測電路代碼風(fēng)格199
4.7 串并互轉(zhuǎn)電路代碼風(fēng)格201
4.8 避免意外生成的鎖存器206
4.9 思考空間209
第5章 優(yōu)化移位寄存器211
5.1 移位寄存器資源211
5.1.1 7系列FPGA中的移位寄存器資源211
5.1.2 UltraScale/UltraScale+ FPGA中的移位寄存器資源212
5.1.3 Versal ACAP中的移位寄存器資源212
5.2 移位寄存器的代碼風(fēng)格216
5.3 移位寄存器的應(yīng)用場景227
5.4 管理時序路徑上的移位寄存器228
5.5 思考空間232
第6章 優(yōu)化存儲器234
6.1 存儲器資源234
6.1.1 分布式RAM234
6.1.2 BRAM235
6.1.3 UltraRAM242
6.2 單端口RAM代碼風(fēng)格246
6.3 簡單雙端口RAM代碼風(fēng)格266
6.4 真雙端口RAM代碼風(fēng)格276
6.5 RAM的初始化與ROM代碼風(fēng)格284
6.6 同步FIFO代碼風(fēng)格287
6.7 異步FIFO代碼風(fēng)格301
6.8 平衡BlockRAM的功耗與性能310
6.9 異構(gòu)RAM312
6.10 以IP方式使用RAM和FIFO312
6.11 以XPM方式使用RAM或FIFO319
6.12 管理時序路徑上的BRAM和UltraRAM322
6.13 思考空間328
第7章 優(yōu)化乘加運算單元329
7.1 乘加器資源329
7.1.1 7系列FPGA中的乘加器資源329
7.1.2 UltraScale/UltraScale+ FPGA中的乘加器資源332
7.1.3 Versal ACAP中的乘加器資源332
7.2 以乘法為核心運算的代碼風(fēng)格335
7.3 復(fù)數(shù)乘法運算代碼風(fēng)格363
7.4 向量內(nèi)積代碼風(fēng)格378
7.5 以加法為核心運算的電路結(jié)構(gòu)380
7.6 管理時序路徑上的乘加器386
7.7 思考空間387
第8章 優(yōu)化狀態(tài)機388
8.1 基本概念388
8.2 狀態(tài)機代碼風(fēng)格390
8.3 狀態(tài)編碼方式410
8.4 基于ROM的控制器413
8.5 思考空間416
第9章 優(yōu)化扇出417
9.1 生成扇出報告417
9.2 利用設(shè)計流程降低扇出419
9.3 利用約束降低扇出421
9.4 從代碼層面降低扇出424
9.5 改善扇出的正確流程424
9.6 思考空間425
第10章 優(yōu)化布線擁塞426
10.1 布線擁塞的三種類型426
10.2 利用設(shè)計流程改善布線擁塞428
10.3 利用約束緩解布線擁塞429
10.4 從代碼層面降低布線擁塞程度430
10.5 緩解布線擁塞的正確流程430
10.6 思考空間432
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