第1章 現(xiàn)代數(shù)字系統(tǒng)設(shè)計技術(shù)概述
1.1 概述
1.1.1 可編程邏輯器件PLD概述
1.1.2 電子設(shè)計自動化技術(shù)概述
1.2 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計流程
1.3 EDA軟件工具簡介
1.4 現(xiàn)代數(shù)字系統(tǒng)設(shè)計的發(fā)展趨勢
小結(jié)
習(xí)題
第2章 基于原理圖的設(shè)計
2.1 XilinxISEFoundation介紹
2.1.1 安裝ISEFoundation
2.1.2 ISEFoundation界面
2.1.3 ISEFoundation的集成工具
2.2 基于原理圖的設(shè)計流程
2.2.1 創(chuàng)建工程
2.2.2 原理圖繪制
2.2.3 邏輯綜合
2.2.4 物理實現(xiàn)
2.2.5 仿真驗證
2.2.6 硬件配置
小結(jié)
習(xí)題
實驗項目
實驗一七段譯碼原理電路的設(shè)計與仿真
實驗二二十五進制計數(shù)器設(shè)計與仿真
實驗三排球比賽計分顯示系統(tǒng)設(shè)計與仿真
第3章 基于VerilogHDL語言的設(shè)計
3.1 VerilogHDL概述
3.1.1 幾個簡單的VerilogHDL例子
3.1.2 VerilogHDL的基礎(chǔ)知識
3.1.3 VerilogHDL的描述層次
3.2 門級建模
3.2.1 門的類型
3.2.2 實例數(shù)組（Array0fI tances）
3.2.3 應(yīng)用舉例
3.2.4 門延遲
3.3 數(shù)據(jù)流建模
3.3.1 連續(xù)賦值語句
3.3.2 表達式、運算符和操作數(shù)
3.3.3 舉例
3.4 行為級建模
3.4.1 順序塊和并行塊語句
3.4.2 條件語句
3.4.3 循環(huán)語句
3.4.4 賦值語句
3.4.5 結(jié)構(gòu)化語句
3.4.6 系統(tǒng)任務(wù)和函數(shù)
3.4.7 編譯預(yù)處理命令
3.4.8 有限狀態(tài)機設(shè)計
3.5 VerilogHDL的可綜合設(shè)計
3.6 Testbench文件與設(shè)計
3.6.1 測試平臺的搭建
3.6.2 Testbench文件設(shè)計
3.7 VerilogHDL在ISE軟件中設(shè)計示例
小結(jié)
習(xí)題
實驗項目
實驗一七段數(shù)碼顯示譯碼器設(shè)計
實驗二含異步清零和同步使能的四位加法計數(shù)器
實驗三桶形移位器（BarrelShifter）設(shè)計
實驗四用狀態(tài)機實現(xiàn)序列檢測器的設(shè)計
實驗五循環(huán)冗余校驗（cRC）模塊設(shè)計
第4章 基于IPCore的設(shè)計
4.1 IP模塊的種類與應(yīng)用
4.2 IPCore的選擇與復(fù)用
4.2.1 IPCore的選擇
4.2.2 IPCore的復(fù)用
4.3 IPCore生成工具簡介
4.4 常用IPCore的設(shè)計
4.4.1 可逆計數(shù)器的設(shè)計
4.4.2 存儲器的設(shè)計
4.4.3 時鐘的設(shè)計
小結(jié)
習(xí)題
實驗項目
實驗一計數(shù)器的設(shè)計
實驗二正弦波形發(fā)生器的設(shè)計
實驗三雙口RAM的設(shè)計
第5章 系統(tǒng)仿真
5.1 ModelSim軟件的安裝及簡介
5.1.1 ModelSim軟件的安裝
5.1.2 ModelSim窗口簡介
5.1.3 ModelSim的使用方式
5.2 在ISE中調(diào)用ModelSim
5.2.1 建立仿真環(huán)境
5.2.2 在ISE中調(diào)用：ModelSim實現(xiàn)功能仿真
5.2.3 在ISE中調(diào)用.ModelSim實現(xiàn)時序仿真
5.3 在ModelSim中進行仿真
5.4 基于IPCore的FIFO仿真實例
5.4.1 建立FIFOIPCore的源文件
5.4.2 建立Testbench文件
5.4.3 在ModelSim中進行仿真
小結(jié)
習(xí)題
實驗項目
實驗一數(shù)控分頻器設(shè)計與仿真
實驗二8位十進制頻率計設(shè)計
第6章 可編程邏輯器件原理
6.1 可編程邏輯器件的分類及特點
6.2 復(fù)雜可編程邏輯器件CPLD
6.2.1 簡單低密度PLD的原理
6.2.2 CPLD的結(jié)構(gòu)和工作原理
6.3 現(xiàn)場可編程門陣列FPGA
6.3.1 TPGA的基本結(jié)構(gòu)
6.3.2 基于查找表的FPGA的結(jié)構(gòu)和工作原理
6.4 FPGA的配置
6.4.1 FPGA在系統(tǒng)可配置原理
6.4.2 FPGA配置方式
6.4.3 配置流程
6.5 可編程邏輯器件的選用
6.6 Xilinx器件命名
6.6.1 CPLD器件命名
6.6.2 FPGA器件命名
小結(jié)
習(xí)題
第7章 基于FPGA的系統(tǒng)級設(shè)計技術(shù)
7.1 基于FPGA的嵌入式開發(fā)技術(shù)
7.1.1 嵌入式系統(tǒng)與SOPC技術(shù)
7.1.2 基于SOPC的嵌入式系統(tǒng)開發(fā)流程
7.2 MicroBlaze嵌入式處理器
7.3 嵌入式開發(fā)套件EDK
7.3.1 EDK的組成
7.3.2 EDK的任務(wù)流程、工具模塊與工程管理
7.3.3 EDK的使用
7.4 在SOPC系統(tǒng)中添加定制外設(shè)IPCore
7.5 XilinxDSP設(shè)計平臺
7.5.1 FPGA實現(xiàn)DSP的特點
7.5.2 FPGA的DSP硬件資源
7.5.3 FPGA實現(xiàn)DSP的軟件工具
7.5.4 DSPTools軟件
7.6 FIR濾波器設(shè)計
7.6.1 產(chǎn)生FIR濾波器的系數(shù)
7.6.2 輸入FIR濾波器模塊
7.6.3 FIR濾波器模型設(shè)計
7.6.4 在Simulink中仿真.FIR濾波器
7.6.5 完善：FIR濾波器設(shè)計
小結(jié)
習(xí)題
實驗項目
實驗一利用BSB向?qū)��?gòu)建嵌入式基本系統(tǒng)
實驗二基于SOPC的流水燈設(shè)計
實驗三創(chuàng)建一個12＆times;8的乘法累加器
實驗四FIR濾波器設(shè)計
第8章 在線邏輯分析技術(shù)
8.1 JTAG邊界掃描測試
8.2 在線邏輯分析儀ChipScopePro概述
8.3 在線邏輯分析儀ChipScopePro的使用
小結(jié)
實驗項目
實驗一移位相加八位硬件乘法器電路設(shè)計
實驗二DDS設(shè)計
第9章 其它設(shè)計工具簡介
9.1 Synplicity公司的SynplifyPro
9.2 Aldec公司的ActiveHDL
9.3 MentorGraphics公司的
FPGAAdvantage
小結(jié)
附錄
附錄1 Spartan-3EStarterKitBoard介紹
附錄2 參考課題
課題一數(shù)字式競賽搶答器
課題二數(shù)字鐘
課題三數(shù)字頻率計
課題四拔河游戲機
課題五乒乓球比賽游戲機
課題六交通信號燈控制器
課題七電子密碼鎖
課題八彩燈控制器
課題九脈沖按鍵電話顯示器
課題十簡易電子琴
課題十一出租車自動計費器
課題十二洗衣機控制器
課題十三DDS波形發(fā)生器
課題十四簡單的時分復(fù)用系統(tǒng)
課題十五異步串口通信
課題十六64K數(shù)據(jù)適配器設(shè)計
課題十七簡化LAPS協(xié)議實現(xiàn)
課題十八直接序列擴頻通信系統(tǒng)
課題十九設(shè)計一個MACFIR濾波器
課題二十直接型數(shù)字下變頻器
參考文獻