定 價(jià):75 元
叢書名:"十二五"普通高等教育本科國(guó)家級(jí)規(guī)劃教材
- 作者:戴志濤,白中英
- 出版時(shí)間:1988/7/1
- ISBN:9787030782816
- 出 版 社:科學(xué)出版社
- 中圖法分類:TP301
- 頁(yè)碼:396
- 紙張:
- 版次:1
- 開本:16
本書重點(diǎn)講述計(jì)算機(jī)單處理器系統(tǒng)的組成和工作原理,在此基礎(chǔ)上擴(kuò)展講述并行體系結(jié)構(gòu)。本書共12章,主要內(nèi)容包括計(jì)算機(jī)系統(tǒng)概述、運(yùn)算方法和運(yùn)算器、存儲(chǔ)系統(tǒng)、指令系統(tǒng)、中央處理器、總線系統(tǒng)、外圍設(shè)備、輸入/輸出系統(tǒng)、并行組織與結(jié)構(gòu)、量子計(jì)算機(jī)、課程教學(xué)實(shí)驗(yàn)設(shè)計(jì)和課程綜合設(shè)計(jì)。
本書配套試題解析、微課視頻、多媒體演示動(dòng)畫、教學(xué)課件、實(shí)驗(yàn)設(shè)計(jì)、課程綜合設(shè)計(jì)等教學(xué)資源,形成“理論、實(shí)驗(yàn)、設(shè)計(jì)”三個(gè)過程相統(tǒng)一的立體化教學(xué)體系。
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北京郵電學(xué)院計(jì)算機(jī)工程系計(jì)算機(jī)通信專業(yè)本科畢業(yè),計(jì)算機(jī)應(yīng)用專業(yè)工學(xué)碩士。
目錄
第1章 計(jì)算機(jī)系統(tǒng)概述 1
1.1 計(jì)算機(jī)的分類 1
1.2 計(jì)算機(jī)的發(fā)展簡(jiǎn)史 2
1.2.1 計(jì)算機(jī)的五代變化 2
1.2.2 半導(dǎo)體存儲(chǔ)器的發(fā)展 3
1.2.3 微處理器的發(fā)展 4
1.2.4 國(guó)產(chǎn)處理器技術(shù)的發(fā)展歷程 4
1.3 計(jì)算機(jī)的硬件 5
1.3.1 硬件組成要素 5
1.3.2 運(yùn)算器 7
1.3.3 存儲(chǔ)器 7
1.3.4 控制器 8
1.3.5 適配器與輸入/輸出設(shè)備 11
1.4 計(jì)算機(jī)的軟件 11
1.4.1 軟件的組成與分類 11
1.4.2 軟件的發(fā)展演變 12
1.5 計(jì)算機(jī)系統(tǒng)性能評(píng)價(jià) 14
1.5.1 計(jì)算機(jī)的性能指標(biāo) 14
1.5.2 計(jì)算機(jī)系統(tǒng)的測(cè)試基準(zhǔn) 15
1.6 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu) 16
1.6.1 馮諾依曼體系結(jié)構(gòu) 16
1.6.2 哈佛結(jié)構(gòu)和改進(jìn)的哈佛結(jié)構(gòu) 17
1.6.3 非諾依曼化 18
1.6.4 多級(jí)組成的計(jì)算機(jī)系統(tǒng) 18
1.6.5 軟件與硬件的邏輯等價(jià)性 19
1.6.6 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)、計(jì)算機(jī)組成
與計(jì)算機(jī)實(shí)現(xiàn) 20
本章小結(jié) 20
習(xí)題 21
第2章 運(yùn)算方法和運(yùn)算器 22
2.1 數(shù)據(jù)與文字的表示方法 22
2.1.1 數(shù)據(jù)格式 23
2.1.2 數(shù)的機(jī)器碼表示 24
2.1.3 字符與字符串的表示方法 30
2.1.4 漢字的表示和編碼 32
2.1.5 校驗(yàn)碼 33
2.2 定點(diǎn)加法、減法運(yùn)算 34
2.2.1 補(bǔ)碼加法 34
2.2.2 補(bǔ)碼減法 36
2.2.3 溢出概念與檢測(cè)方法 37
2.2.4 行波進(jìn)位二進(jìn)制加/減法器 38
2.2.5 單級(jí)分組先行進(jìn)位加法器 40
2.2.6 多級(jí)分組先行進(jìn)位加法器 42
2.3 定點(diǎn)乘法運(yùn)算 43
2.4 定點(diǎn)除法運(yùn)算 48
2.4.1 原碼除法算法原理 48
2.4.2 并行除法器 50
2.5 定點(diǎn)運(yùn)算器的組成 54
2.5.1 邏輯運(yùn)算 54
2.5.2 多功能算術(shù)/邏輯運(yùn)算單元 56
2.5.3 內(nèi)部總線 60
2.5.4 定點(diǎn)運(yùn)算器的基本結(jié)構(gòu) 60
2.6 浮點(diǎn)運(yùn)算方法和浮點(diǎn)運(yùn)算器 62
2.6.1 浮點(diǎn)加法、減法運(yùn)算 62
2.6.2 浮點(diǎn)乘法、除法運(yùn)算 66
本章小結(jié) 68
習(xí)題 68
第3章 存儲(chǔ)系統(tǒng) 70
3.1 存儲(chǔ)系統(tǒng)概述 70
3.1.1 存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu) 70
3.1.2 存儲(chǔ)器的分類 71
3.1.3 存儲(chǔ)器的編址和端模式 72
3.1.4 存儲(chǔ)器的技術(shù)指標(biāo) 73
3.2 靜態(tài)隨機(jī)存取存儲(chǔ)器 74
3.2.1 基本的靜態(tài)存儲(chǔ)元陣列 74
3.2.2 基本的SRAM邏輯結(jié)構(gòu) 74
3.2.3 SRAM讀/寫時(shí)序 75
3.2.4 存儲(chǔ)器容量的擴(kuò)充 76
3.3 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 78
3.3.1 DRAM存儲(chǔ)元的工作原理 78
3.3.2 DRAM芯片的邏輯結(jié)構(gòu) 78
3.3.3 DRAM讀/寫時(shí)序 79
3.3.4 DRAM的刷新操作 79
3.3.5 突發(fā)傳輸模式 80
3.3.6 同步DRAM(SDRAM) 80
3.3.7 雙倍數(shù)據(jù)率SDRAM(DDR SDRAM) 84
3.3.8 DRAM讀/寫校驗(yàn) 85
3.3.9 CDRAM 85
3.4 只讀存儲(chǔ)器 88
3.4.1 只讀存儲(chǔ)器概述 88
3.4.2 NOR閃存 89
3.5 并行存儲(chǔ)器 93
3.5.1 雙端口存儲(chǔ)器 94
3.5.2 多模塊交叉存儲(chǔ)器 96
3.6 cache存儲(chǔ)器 100
3.6.1 cache基本原理 100
3.6.2 主存與cache的地址映射 102
3.6.3 cache的替換策略 108
3.6.4 cache的寫操作策略 109
3.6.5 使用多級(jí)cache減少缺失損失 109
3.7 虛擬存儲(chǔ)器 110
3.7.1 虛擬存儲(chǔ)器的基本概念 110
3.7.2 頁(yè)式虛擬存儲(chǔ)器 112
3.7.3 段式虛擬存儲(chǔ)器和段頁(yè)式虛擬存儲(chǔ)器 115
3.7.4 虛存的替換算法 117
3.7.5 存儲(chǔ)管理部件 118
3.8 鯤鵬920 處理器的內(nèi)存儲(chǔ)系統(tǒng) 118
3.8.1 鯤鵬存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu) 118
3.8.2 鯤鵬920 處理器片上系統(tǒng)的主存系統(tǒng) 119
3.8.3 鯤鵬920 處理器片上系統(tǒng)的地址映射與變換 120
本章小結(jié) 121
習(xí)題 122
第4章 指令系統(tǒng) 125
4.1 指令系統(tǒng)的發(fā)展與性能要求 125
4.1.1 指令系統(tǒng)的發(fā)展 125
4.1.2 指令系統(tǒng)的性能要求 126
4.1.3 低級(jí)語(yǔ)言與硬件結(jié)構(gòu)的關(guān)系 126
4.2 指令格式 127
4.2.1 操作碼 127
4.2.2 地址碼 128
4.2.3 指令字長(zhǎng)度 129
4.2.4 指令助記符 130
4.2.5 指令格式舉例 131
4.3 指令和數(shù)據(jù)的尋址方式 133
4.3.1 指令的尋址方式 134
4.3.2 操作數(shù)基本尋址方式 134
4.3.3 尋址方式舉例 138
4.4 典型指令 141
4.4.1 指令的分類 141
4.4.2 RISC指令系統(tǒng) 142
4.5 ARM 匯編語(yǔ)言 144
本章小結(jié) 146
習(xí)題 147
第5章 中央處理器 149
5.1 CPU的功能和組成 149
5.1.1 CPU的功能 149
5.1.2 CPU的基本組成 150
5.1.3 CPU中的主要寄存器 151
5.1.4 操作控制器與時(shí)序發(fā)生器 152
5.2 指令周期 152
5.2.1 指令周期的基本概念 152
5.2.2 NOT指令的指令周期 154
5.2.3 LAD指令的指令周期 156
5.2.4 ADD指令的指令周期 157
5.2.5 STO指令的指令周期 158
5.2.6 JMP指令的指令周期 159
5.2.7 用方框圖語(yǔ)言表示指令周期 161
5.3 時(shí)序發(fā)生器和控制方式 163
5.3.1 時(shí)序信號(hào)的作用和體制 163
5.3.2 時(shí)序信號(hào)發(fā)生器 164
5.3.3 控制方式 166
5.4 微程序控制器 167
5.4.1 微程序控制原理 167
5.4.2 微程序設(shè)計(jì)技術(shù) 173
5.5 硬布線控制器 177
5.6 流水線技術(shù)與流水處理器 181
5.6.1 流水線原理 181
5.6.2 流水線的應(yīng)用 186
5.6.3 指令流水線設(shè)計(jì)中的若干問題 189
5.6.4 動(dòng)態(tài)流水線調(diào)度 192
5.7 RISC處理器 194
5.7.1 RISC機(jī)器的特點(diǎn) 194
5.7.2 華為鯤鵬處理器 195
本章小結(jié) 200
習(xí)題 201
第6章 總線系統(tǒng) 203
6.1 總線的概念和結(jié)構(gòu)形態(tài) 203
6.1.1 總線的基本概念 203
6.1.2 總線的連接方式 205
6.1.3 總線的內(nèi)部結(jié)構(gòu) 206
6.2 總線接口 208
6.2.1 信息傳送方式 208
6.2.2 總線接口的基本概念 210
6.3 總線仲裁 211
6.3.1 集中式仲裁 212
6.3.2 分布式仲裁 213
6.4 總線的定時(shí)和數(shù)據(jù)傳送模式 214
6.4.1 總線的定時(shí) 214
6.4.2 總線數(shù)據(jù)傳送模式 217
6.5 PCI 總線和PCIe總線 218
6.5.1 主板總線的多總線結(jié)構(gòu) 218
6.5.2 PCI總線信號(hào) 219
6.5.3 PCI總線周期類型 220
6.5.4 PCI總線周期操作 221
6.5.5 PCI總線仲裁 222
6.5.6 PCIe總線 223
6.6 鯤鵬處理器的總線與互聯(lián) 225
6.6.1 鯤鵬920系統(tǒng)的部件互聯(lián) 225
6.6.2 鯤鵬多芯片系統(tǒng) 228
本章小結(jié) 228
習(xí)題 229
第7章 外圍設(shè)備 231
7.1 外圍設(shè)備概述 231
7.1.1 外圍設(shè)備的一般功能 231
7.1.2 外圍設(shè)備的分類 232
7.2 硬盤存儲(chǔ)設(shè)備 233
7.2.1 磁記錄原理 233
7.2.2 磁盤的組成和分類 235
7.2.3 磁盤驅(qū)動(dòng)器和控制器 236
7.2.4 磁盤上信息的分布 237
7.2.5 磁盤存儲(chǔ)器的技術(shù)指標(biāo) 238
7.2.6 磁盤cache 240
7.2.7 磁盤陣列RAID 241
7.2.8 固態(tài)盤 242
7.3 光盤和磁光盤存儲(chǔ)設(shè)備 244
7.3.1 光盤存儲(chǔ)設(shè)備 244
7.3.2 磁光盤存儲(chǔ)設(shè)備 246
7.4 顯示設(shè)備 247
7.4.1 顯示設(shè)備的分類與有關(guān)概念 247
7.4.2 字符/圖形顯示器 248
7.4.3 圖像顯示設(shè)備 249
7.5 輸入設(shè)備和打印設(shè)備 251
7.5.1 輸入設(shè)備 251
7.5.2 打印設(shè)備 252
本章小結(jié) 253
習(xí)題 254
第8章 輸入/輸出系統(tǒng) 256
8.1 CPU與外設(shè)之間的信息交換方式 256
8.1.1 輸入/輸出接口與端口 256
8.1.2 輸入/輸出操作的一般過程 257
8.1.3 I/O 接口與外設(shè)間的數(shù)據(jù)傳送方式 258
8.1.4 CPU與I/O接口之間的數(shù)據(jù)傳送 258
8.2 程序查詢方式 261
8.3 程序中斷方式 263
8.3.1 異常和中斷的基本概念 263
8.3.2 中斷服務(wù)程序入口地址的獲取 266
8.3.3 程序中斷方式的基本I/O接口 267
8.3.4 單級(jí)中斷 268
8.3.5 多級(jí)中斷 270
8.3.6 ARMv8-A架構(gòu)的異常與中斷 273
8.4 DMA方式 275
8.4.1 DMA的基本概念 275
8.4.2 DMA傳送方式 276
8.4.3 基本的DMA控制器 278
8.4.4 選擇型和多路型DMA 控制器 280
8.5 鯤鵬920處理器片上系統(tǒng)的設(shè)備與輸入輸出子系統(tǒng) 283
8.5.1 鯤鵬920 處理器片上系統(tǒng)的片上設(shè)備類型 283
8.5.2 虛擬PCIe總線 284
8.5.3 鯤鵬920 處理器片上系統(tǒng)的網(wǎng)絡(luò)子系統(tǒng) 285
8.5.4 鯤鵬920 處理器片上系統(tǒng)的外存儲(chǔ)子系統(tǒng) 286
8.6 I/O系統(tǒng)設(shè)計(jì) 288
本章小結(jié) 289
習(xí)題 290
第9章 并行組織與結(jié)構(gòu) 292
9.1 體系結(jié)構(gòu)中的并行性 292
9.1.1 并行性的概念 292
9.1.2 提高并行性的技術(shù)途徑 293
9.1.3 單處理器系統(tǒng)中的并行性 293
9.1.4 多處理器系統(tǒng)中的并行性 294
9.1.5 并行處理器的體系結(jié)構(gòu)類型 294
9.1.6 并行處理器的組織和結(jié)構(gòu) 295
9.2 多線程與超線程處理器 298
9.2.1 從指令級(jí)并行到線程級(jí)并行 298
9.2.2 同時(shí)多線程結(jié)構(gòu) 299
9.2.3 超線程處理器結(jié)構(gòu) 300
9.3 多處理器 302
9.3.1 多處理器系統(tǒng)的分類 302
9.3.2 SMP的基本概念 303
9.3.3 SMP的結(jié)構(gòu) 303
9.4 多核處理器 304
9.4.1 多核處理器的優(yōu)勢(shì) 304
9.4.2 多核處理器的組織結(jié)構(gòu) 306
9.4.3 多核系統(tǒng)的存儲(chǔ)結(jié)構(gòu) 309
9.4.4 多核處理器的核間通信與同步技術(shù) 315
9.4.5 多核處理器系統(tǒng)設(shè)計(jì) 317
9.5 多核處理器實(shí)例 320
9.5.1 ARM多核處理器 320
9.5.2 英特爾酷睿多核處理器 322
9.5.3 英特爾至強(qiáng)融核眾核處理器 323
9.5.4 龍芯多核處理器 324
本章小結(jié) 327
習(xí)題 328
第10章 量子計(jì)算機(jī) 330
10.1 量子計(jì)算機(jī)概述 330
10.1.1 量子計(jì)算機(jī)的概念 330
10.1.2 量子計(jì)算機(jī)的優(yōu)點(diǎn)與當(dāng)前問題 331
10.1.3 量子計(jì)算機(jī)的研究簡(jiǎn)史 332
10.1.4 量子計(jì)算與量子通信 333
10.2 量子計(jì)算機(jī)的原理 334
10.2.1 量子比特 334
10.2.2 量子計(jì)算基本原理 335
10.2.3 量子計(jì)算機(jī)硬件 336
10.2.4 量子匯編程序 339
10.2.5 量子計(jì)算機(jī)技術(shù)舉例 340
10.3 量子計(jì)算機(jī)應(yīng)用與發(fā)展 343
10.3.1 應(yīng)用示例:非結(jié)構(gòu)化搜索 343
10.3.2 應(yīng)用示例:密碼破解 344
10.3.3 量子計(jì)算機(jī)的發(fā)展趨勢(shì) 344
本章小結(jié) 345
習(xí)題 346
第11章 課程教學(xué)實(shí)驗(yàn)設(shè)計(jì) 348
11.1 TEC-8 和TEC-PLUS 實(shí)驗(yàn)系統(tǒng)平臺(tái) 348
11.1.1 TEC-8 實(shí)驗(yàn)系統(tǒng)平臺(tái) 348
11.1.2 TEC-PLUS 實(shí)驗(yàn)系統(tǒng)平臺(tái) 349
11.2 TEC-PLUS 實(shí)驗(yàn)系統(tǒng)結(jié)構(gòu)和操作 350
11.2.1 模型計(jì)算機(jī)時(shí)序信號(hào) 350
11.2.2 模型計(jì)算機(jī)組成 351
11.2.3 模型計(jì)算機(jī)的指令系統(tǒng) 354
11.2.4 開關(guān)、按鈕、指示燈 354
11.2.5 E2PROM中微代碼的修改 356
11.3 運(yùn)算器組成實(shí)驗(yàn) 358
11.4 雙端口存儲(chǔ)器實(shí)驗(yàn) 363
11.5 數(shù)據(jù)通路實(shí)驗(yàn) 367
11.6 微程序控制器實(shí)驗(yàn) 372
11.7 CPU組成與機(jī)器指令的執(zhí)行實(shí)驗(yàn) 378
11.8 中斷原理實(shí)驗(yàn) 381
第12章 課程綜合設(shè)計(jì) 385
12.1 硬布線控制器的常規(guī)CPU設(shè)計(jì) 385
12.2 含有陣列乘法器的ALU設(shè)計(jì) 390
12.3 兼容ARMv8指令集的硬布線
控制器CPU綜合設(shè)計(jì) 392
附錄 《計(jì)算機(jī)組成原理》(第七版)
配套教學(xué)資源 395
參考文獻(xiàn) 397