第1章緒論
1.1集成電路的誕生和發(fā)展
1.2集成電路分類
1.3集成電路產(chǎn)業(yè)鏈
1.4集成電路設(shè)計(jì)與EDA技術(shù)
1.4.1集成電路設(shè)計(jì)
1.4.2集成電路設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展
第2章集成電路工程基礎(chǔ)
2.1平面工藝基礎(chǔ)
2.1.1薄膜的制備
2.1.2光刻工藝和技術(shù)
2.1.3摻雜技術(shù)
2.2集成電路制造基本工藝流程
2.2.1雙極型集成電路制造工藝流程
2.2.2CMOS集成電路制造工藝流程
2.2.3Bi�睠MOS集成電路制造工藝簡(jiǎn)介
2.3集成電路中的元件
2.3.1NPN晶體管及其寄生效應(yīng)
2.3.2PNP晶體管及其寄生效應(yīng)
2.3.3MOS晶體管及其寄生效應(yīng)
2.3.4小尺寸MOS器件凸顯的問題與按比例縮小理論
2.3.5集成電路中的二極管
2.3.6集成電路中的電阻器
2.3.7集成電路中的電容器
2.3.8集成電路中的電感器
2.4集成電路版圖設(shè)計(jì)基礎(chǔ)
2.4.1版圖設(shè)計(jì)規(guī)則
2.4.2版圖布局
2.4.3版圖布線
2.4.4版圖驗(yàn)證與數(shù)據(jù)提交
2.4.5版圖基本優(yōu)化設(shè)計(jì)技術(shù)
第3章集成電路器件模型
3.1二極管模型
3.1.1直流模型
3.1.2大信號(hào)模型
3.1.3小信號(hào)模型
3.1.4PN結(jié)二極管溫度效應(yīng)
3.2雙極型晶體管模型
3.2.1EM模型
3.2.2GP模型
3.3MOS場(chǎng)效應(yīng)晶體管模型
3.3.1MOSFET電流方程模型
3.3.2MOSFET大信號(hào)模型
3.3.3MOSFET小信號(hào)模型
3.3.4MOSFET二階及高階效應(yīng)模型
3.4噪聲模型
3.4.1噪聲源類型
3.4.2集成電路器件噪聲模型
第4章SPICE模擬程序
4.1SPICE簡(jiǎn)介
4.2SPICE電路描述語句
4.2.1電路輸入語句和格式
4.2.2SPICE的輸出語句和輸出變量
4.3SPICE電路分析功能介紹
4.3.1直流分析
4.3.2交流小信號(hào)分析
4.3.3瞬態(tài)分析
4.3.4傅里葉分析
4.3.5通用參數(shù)掃描分析
4.3.6蒙特卡羅分析
4.3.7最壞情況分析
4.3.8溫度分析
4.3.9噪聲分析
4.3.10其他常用的控制命令
第5章雙極型數(shù)字集成電路
5.1簡(jiǎn)易TTL與非門
5.1.1工作原理
5.1.2電壓傳輸特性與抗干擾能力
5.1.3負(fù)載能力
5.1.4瞬態(tài)特性
5.1.5電路功耗
5.1.6多發(fā)射極輸入晶體管設(shè)計(jì)
5.2TTL與非門的改進(jìn)形式
5.2.1三管單元TTL與非門
5.2.2四管單元TTL與非門
5.2.3五管單元TTL與非門
5.2.4六管單元TTL與非門
5.2.5肖特基晶體管和STTL與非門
5.2.6LSTTL和ALSTTL與非門
5.3TTL與非門的邏輯擴(kuò)展
5.3.1TTL基本門電路
5.3.2TTL OC門電路
5.3.3TTL三態(tài)門電路
5.3.4TTL施密特邏輯門電路
5.3.5TTL觸發(fā)器電路
5.4TTL中大規(guī)模集成電路
5.4.1中大規(guī)模集成電路的結(jié)構(gòu)特點(diǎn)
5.4.2TTL簡(jiǎn)化邏輯門
5.4.3單管邏輯門電路
5.4.4內(nèi)部簡(jiǎn)化觸發(fā)器
5.5TTL集成電路版圖解析
5.5.1TTL與非門版圖解析
5.5.2LSTTL或門版圖解析
5.6ECL集成電路
5.6.1ECL基本門的工作原理
5.6.2ECL電路的邏輯擴(kuò)展
5.6.3ECL電路版圖設(shè)計(jì)特點(diǎn)
5.7I2L集成電路
5.7.1I2L基本單元的工作原理
5.7.2I2L電路的邏輯組合
5.7.3I2L電路版圖設(shè)計(jì)特點(diǎn)
第6章CMOS數(shù)字集成電路設(shè)計(jì)
6.1CMOS反相器
6.1.1工作原理
6.1.2直流傳輸特性與噪聲容限
6.1.3瞬態(tài)特性
6.1.4功耗特性
6.2傳輸門
6.2.1單溝MOS傳輸門
6.2.2CMOS傳輸門
6.3CMOS基本邏輯電路
6.3.1標(biāo)準(zhǔn)CMOS靜態(tài)邏輯門
6.3.2偽NMOS邏輯與差分級(jí)聯(lián)電壓開關(guān)邏輯
6.3.3CMOS三態(tài)門
6.3.4傳輸門邏輯和差動(dòng)傳輸管邏輯
6.3.5CMOS動(dòng)態(tài)邏輯
6.4CMOS觸發(fā)器
6.4.1R�睸觸發(fā)器
6.4.2D觸發(fā)器
6.4.3CMOS施密特觸發(fā)器
6.5加法器電路
6.5.1全加器和半加器
6.5.2逐位進(jìn)位加法器
6.5.3進(jìn)位選擇加法器
6.5.4超前進(jìn)位加法器
6.6MOS存儲(chǔ)器
6.6.1存儲(chǔ)器概述
6.6.2MASK ROM
6.6.3可擦寫ROM
6.6.4隨機(jī)存取存儲(chǔ)器
6.6.5按內(nèi)容尋址存儲(chǔ)器
6.7CMOS集成電路版圖設(shè)計(jì)特點(diǎn)
6.7.1抗閂鎖設(shè)計(jì)
6.7.2抗靜電設(shè)計(jì)
6.8集成電路實(shí)現(xiàn)方法
6.8.1全定制設(shè)計(jì)方法
6.8.2門陣列設(shè)計(jì)方法
6.8.3標(biāo)準(zhǔn)單元設(shè)計(jì)方法
6.8.4積木塊設(shè)計(jì)方法
6.8.5可編程邏輯器件方法
第7章模擬集成電路設(shè)計(jì)
7.1概述
7.2電流鏡
7.2.1基本MOS電流鏡
7.2.2共源共柵電流鏡
7.2.3雙極型電流鏡
7.3基準(zhǔn)源
7.3.1電壓基準(zhǔn)源
7.3.2電流基準(zhǔn)源
7.4CMOS單級(jí)放大器
7.4.1共源極放大器
7.4.2共漏極放大器
7.4.3共柵極放大器
7.4.4共源共柵極放大器
7.4.5四種典型結(jié)構(gòu)的特點(diǎn)歸納
7.5雙極型單級(jí)放大器
7.5.1共射極放大器
7.5.2共集極放大器
7.5.3共基極放大器
7.6差動(dòng)放大器
7.6.1差動(dòng)工作方式
7.6.2基本差動(dòng)對(duì)
7.6.3共模響應(yīng)
7.7放大器的頻率特性
7.7.1密勒效應(yīng)
7.7.2共源極的頻率特性
7.7.3共漏極的頻率特性
7.7.4共柵極的頻率特性
7.7.5共源共柵極的頻率特性
7.7.6差動(dòng)放大器的頻率特性
7.8噪聲
7.8.1噪聲有關(guān)特性
7.8.2電路中的噪聲計(jì)算
7.9運(yùn)算放大器及頻率補(bǔ)償
7.9.1性能參數(shù)
7.9.2一級(jí)運(yùn)放
7.9.3兩級(jí)運(yùn)放
7.9.4反饋及頻率補(bǔ)償
7.10比較器
7.10.1比較器的特性
7.10.2比較器的類型
7.10.3高速比較器的設(shè)計(jì)
7.11開關(guān)電容電路
7.11.1基本開關(guān)電容
7.11.2基本單元
7.11.3開關(guān)電容濾波器
7.12數(shù)據(jù)轉(zhuǎn)換電路
7.12.1數(shù)模轉(zhuǎn)換器
7.12.2模數(shù)轉(zhuǎn)換器
7.13模擬電路的版圖設(shè)計(jì)特點(diǎn)
7.13.1晶體管
7.13.2對(duì)稱性
7.13.3無源器件
7.13.4噪聲問題
第8章數(shù)字集成電路自動(dòng)化設(shè)計(jì)
8.1數(shù)字集成電路設(shè)計(jì)方法學(xué)概述
8.1.1層次化設(shè)計(jì)方法
8.1.2電子設(shè)計(jì)自動(dòng)化設(shè)計(jì)流程
8.2Verilog硬件描述語言
8.2.1Verilog HDL基礎(chǔ)
8.2.2Verilog HDL門級(jí)建模
8.2.3Verilog HDL數(shù)據(jù)流建模
8.2.4Verilog HDL行為級(jí)建模
8.2.5Verilog HDL層次式建模
8.3設(shè)計(jì)綜合
8.3.1行為綜合
8.3.2邏輯綜合
8.3.3版圖綜合
8.4設(shè)計(jì)驗(yàn)證
8.4.1設(shè)計(jì)驗(yàn)證的基本內(nèi)容
8.4.2功能驗(yàn)證概述
8.4.3基于模擬的驗(yàn)證
8.4.4時(shí)序驗(yàn)證概述
第9章集成電路的測(cè)試技術(shù)
9.1故障模型
9.1.1固定型故障
9.1.2橋接故障
9.1.3延遲故障
9.1.4IDDQ故障
9.2測(cè)試向量生成
9.2.1異或法
9.2.2布爾差分法
9.2.3單路徑敏化法
9.2.4D算法
9.2.5FAN算法
9.3可測(cè)性設(shè)計(jì)
9.3.1專用可測(cè)性設(shè)計(jì)技術(shù)
9.3.2掃描測(cè)試技術(shù)
9.3.3內(nèi)建自測(cè)試技術(shù)
9.3.4邊界掃描技術(shù)
9.4系統(tǒng)芯片的測(cè)試結(jié)構(gòu)及標(biāo)準(zhǔn)
9.4.1SoC測(cè)試結(jié)構(gòu)
9.4.2內(nèi)核測(cè)試標(biāo)準(zhǔn)IEEE 1500
第10章SoC設(shè)計(jì)概論
10.1SoC簡(jiǎn)介
10.1.1SoC概述
10.1.2SoC結(jié)構(gòu)
10.1.3SoC的技術(shù)特點(diǎn)
10.2SoC設(shè)計(jì)方法學(xué)
10.2.1SoC設(shè)計(jì)流程
10.2.2基于平臺(tái)的SoC設(shè)計(jì)方法
10.2.3SoC設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展
10.3IP核的設(shè)計(jì)和復(fù)用
10.3.1IP核的幾種形態(tài)
10.3.2IP核設(shè)計(jì)和復(fù)用技術(shù)
10.4SoC/IP驗(yàn)證技術(shù)
10.4.1SoC驗(yàn)證的特點(diǎn)
10.4.2SoC驗(yàn)證方法學(xué)
10.5基于片上網(wǎng)絡(luò)互連的多核SoC
10.5.1MPSoC簡(jiǎn)介
10.5.2MPSoC片上通信結(jié)構(gòu)的發(fā)展
10.5.3片上網(wǎng)絡(luò)技術(shù)
10.6SoC技術(shù)的發(fā)展
10.6.1SoC技術(shù)發(fā)展趨勢(shì)
10.6.2納米工藝制程中CMOS器件技術(shù)的發(fā)展
10.6.3納米級(jí)集成電路材料和工藝設(shè)備的發(fā)展
參考文獻(xiàn)