ASIC設(shè)計(jì)理論與實(shí)踐——RTL 驗(yàn)證、綜合與版圖設(shè)計(jì)
定 價(jià)：45 元
- 作者：劉雯
- 出版時(shí)間：2019/4/1
- ISBN：9787115507679
- 出 版 社：人民郵電出版社
- 中圖法分類(lèi)：TN402
- 頁(yè)碼：158
- 紙張：
- 版次：01
- 開(kāi)本：16開(kāi)
本書(shū)主要介紹了數(shù)字集成電路的設(shè)計(jì)理論與實(shí)踐方法，通過(guò)一個(gè)完整的CPU電路RTL級(jí)驗(yàn)證、綜合及版圖設(shè)計(jì)，讓讀者系統(tǒng)、全面地了解ASIC設(shè)計(jì)流程。本書(shū)主要內(nèi)容包括：ASIC設(shè)計(jì)方法概述、設(shè)計(jì)流程及各階段用到的設(shè)計(jì)仿真工具；Verilog HDL基礎(chǔ)語(yǔ)法及測(cè)試程序建模方法概述；ASIC設(shè)計(jì)實(shí)驗(yàn)環(huán)境搭建；CPU基本原理、相關(guān)指令系統(tǒng)及對(duì)應(yīng)的功能實(shí)現(xiàn)；RTL級(jí)設(shè)計(jì)及仿真、電路綜合以及版圖設(shè)計(jì)等各層次概念及物理意義等。
本書(shū)內(nèi)容翔實(shí)，圖文并茂，由淺入深地介紹了數(shù)字集成電路的設(shè)計(jì)方法與流程，以ASIC理論、CPU基本理論為支撐，結(jié)合Verilog HDL語(yǔ)法基礎(chǔ)，用“實(shí)驗(yàn)+驗(yàn)證”的實(shí)例方式講解ASIC設(shè)計(jì)各階段流程，使讀者能快速上手，并且為以后的ASIC設(shè)計(jì)打下堅(jiān)實(shí)的基礎(chǔ)。本書(shū)設(shè)計(jì)實(shí)例基于Synopsys公司的相關(guān)EDA工具。
本書(shū)可作為高等院校電子科學(xué)與技術(shù)、電子信息科學(xué)與技術(shù)、計(jì)算機(jī)科學(xué)與技術(shù)、通信工程等專(zhuān)業(yè)的本科生或研究生教材，也可作為相關(guān)專(zhuān)業(yè)教師或設(shè)計(jì)工程師的學(xué)習(xí)參考資料。
超深亞微米時(shí)代集成電路設(shè)計(jì)方法與設(shè)計(jì)工具
通過(guò)模塊化實(shí)例來(lái)打通ASIC設(shè)計(jì)各階段要領(lǐng)
用模塊集成來(lái)完成一個(gè)完整的CPU設(shè)計(jì)
源于多年課程實(shí)踐的積累，培養(yǎng)集成電路設(shè)計(jì)人才，實(shí)現(xiàn)真正“中國(guó)芯”
劉雯，任教于北京郵電大學(xué)電子工程學(xué)院，主要研究方向?yàn)槭覂?nèi)外高精度定位技術(shù)及位置服務(wù)。主持國(guó)家重點(diǎn)研發(fā)計(jì)劃課題和國(guó)家國(guó)家自然科學(xué)基金面上項(xiàng)目各1項(xiàng)，主持完成國(guó)家863課題1項(xiàng)；獲得國(guó)家科技發(fā)明二等獎(jiǎng)和國(guó)家科技進(jìn)步二等獎(jiǎng)各1項(xiàng)，教育部、中國(guó)電子學(xué)會(huì)、中國(guó)通信學(xué)會(huì)等省部級(jí)獎(jiǎng)勵(lì)7項(xiàng)指導(dǎo)學(xué)生參加全國(guó)研究生電子設(shè)計(jì)大賽賽獲得初賽一等獎(jiǎng)；在國(guó)際期刊及相關(guān)專(zhuān)業(yè)國(guó)際會(huì)議發(fā)表學(xué)術(shù)論文30余篇。
第 1章 ASIC概述 1
1.1 ASIC概念 2
1.2 ASIC設(shè)計(jì)方法 3
1.3 ASIC設(shè)計(jì)流程 4
1.3.1 設(shè)計(jì)需求分析 4
1.3.2 模塊設(shè)計(jì)及驗(yàn)證 5
1.3.3 邏輯綜合及驗(yàn)證 6
1.3.4 版圖設(shè)計(jì) 6
1.3.5 參數(shù)提取與靜態(tài)時(shí)序分析 6
1.3.6 物理驗(yàn)證 7
1.4 集成電路設(shè)計(jì)工具 7
1.4.1 EDA公司簡(jiǎn)介 7
1.4.2 設(shè)計(jì)流程各階段所用工具 8
1.5 全書(shū)架構(gòu) 10
第 2章 Verilog HDL基礎(chǔ)及實(shí)驗(yàn)環(huán)境 11
2.1 Verilog HDL硬件描述語(yǔ)言 11
2.1.1 Verilog HDL語(yǔ)法基礎(chǔ) 12
2.1.2 Verilog HDL模塊設(shè)計(jì) 24
2.1.3 Verilog HDL測(cè)試程序建模方法 33
2.1.4 Verilog HDL的編寫(xiě)技巧 38
2.2 ASIC設(shè)計(jì)工具運(yùn)行環(huán)境 40
2.2.1 Linux組成結(jié)構(gòu) 40
2.2.2 環(huán)境變量設(shè)置 43
2.2.3 Linux相關(guān)命令 45
第3章 中央處理器 48
3.1 CPU概述 48
3.2 CPU的指令系統(tǒng) 49
3.2.1 指令的基本格式 49
3.2.2 指令分類(lèi) 50
3.2.3 尋址方式 52
3.2.4 指令周期 54
3.3 CPU的功能實(shí)現(xiàn) 55
3.3.1 存儲(chǔ)器 55
3.3.2 程序計(jì)數(shù)器 55
3.3.3 指令寄存器 56
3.3.4 地址多路選擇器 56
3.3.5 算術(shù)邏輯單元 57
3.3.6 累加器 57
3.3.7 狀態(tài)控制器 58
3.3.8 CPU 59
第4章 RISC_CPU RTL級(jí)設(shè)計(jì)及仿真 60
4.1 RISC_CPU設(shè)計(jì)流程 60
4.2 RTL編譯與仿真工具使用 60
4.3 RTL級(jí)設(shè)計(jì)與仿真 62
4.3.1 選擇器設(shè)計(jì) 62
4.3.2 程序計(jì)數(shù)器設(shè)計(jì) 64
4.3.3 指令寄存器設(shè)計(jì) 66
4.3.4 算術(shù)邏輯單元設(shè)計(jì) 69
4.3.5 存儲(chǔ)器設(shè)計(jì) 72
4.3.6 設(shè)計(jì)時(shí)序邏輯時(shí)采用阻塞賦值與非阻塞賦值的區(qū)別 75
4.3.7 狀態(tài)控制器設(shè)計(jì) 77
4.3.8 CPU集成設(shè)計(jì)及驗(yàn)證 81
第5章 電路綜合 86
5.1 邏輯綜合 86
5.1.1 邏輯綜合定義 86
5.1.2 數(shù)字同步電路模型 86
5.1.3 時(shí)序驅(qū)動(dòng)電路設(shè)計(jì) 89
5.1.4 綜合的三個(gè)階段和綜合的層次 90
5.2 基于Design Compiler的邏輯綜合流程 92
5.2.1 邏輯綜合流程 92
5.2.2 設(shè)置庫(kù)文件 92
5.2.3 讀入設(shè)計(jì)文件 94
5.2.4 施加設(shè)計(jì)約束 94
5.2.5 定義環(huán)境屬性 97
5.2.6 綜合及結(jié)果輸出 98
5.2.7 結(jié)果分析 99
5.2.8 綜合后仿真 101
5.3 綜合實(shí)驗(yàn) 102
5.3.1 建立工作目錄 102
5.3.2 設(shè)置工作環(huán)境 103
5.3.3 添加PAD 104
5.3.4 編寫(xiě)綜合腳本 105
5.3.5 綜合的執(zhí)行 106
5.3.6 綜合結(jié)果分析 106
5.3.7 門(mén)級(jí)電路仿真 109
第6章 版圖設(shè)計(jì) 110
6.1 版圖設(shè)計(jì)定義及內(nèi)容 110
6.1.1 版圖設(shè)計(jì)定義 110
6.1.2 版圖設(shè)計(jì)的輸入輸出 110
6.1.3 版圖設(shè)計(jì)用到的庫(kù)文件 111
6.2 基于IC Compiler的版圖設(shè)計(jì)流程 113
6.2.1 ICC的啟動(dòng)和關(guān)閉 114
6.2.2 數(shù)據(jù)準(zhǔn)備 115
6.2.3 布圖規(guī)劃 115
6.2.4 布局 118
6.2.5 時(shí)鐘樹(shù)綜合 118
6.2.6 布線 119
6.2.7 參數(shù)提取和后仿真 120
6.2.8 物理驗(yàn)證 121
6.3 版圖設(shè)計(jì)實(shí)驗(yàn) 121
6.3.1 實(shí)驗(yàn)內(nèi)容和目的 121
6.3.2 實(shí)驗(yàn)指導(dǎo) 121
附錄一 Verilog語(yǔ)言要素 135
附錄二 各階段常用命令使用說(shuō)明 148
附錄三 Linux常用命令及說(shuō)明 153
參考文獻(xiàn) 157
書(shū)單推薦
