Verilog HDL數字設計與綜合（第二版）（本科教學版）
定 價：59 元
叢書名：國外電子與通信教材系列
- 作者：（美） Samir Palnitkar （薩米爾 · 帕爾尼卡）
- 出版時間：2022/1/1
- ISBN：9787121427732
- 出 版 社：電子工業(yè)出版社
- 中圖法分類：TN702.2
- 頁碼：308
- 紙張：
- 版次：01
- 開本：16開
本書從用戶的角度全面闡述了Verilog HDL語言的重要細節(jié)和基本設計方法，并詳細介紹了Verilog 2001版的主要改進部分。本書重點關注如何應用Verilog語言進行數字電路和系統(tǒng)的設計和驗證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及邏輯綜合等高級主題。書中的內容全部符合Verilog HDL IEEE 1364-2001標準。
Samir Palnitkar畢業(yè)于位于印度坎普爾市的印度理工學院電氣工程系，獲得學士學位，后來在美國西雅圖的華盛頓大學電氣工程系獲得碩士學位，接著在美國加州圣何塞州立大學獲得MBA學位。是美國Jambo Systems公司總裁。Jambo Systems公司是一流的專用集成電路（ASIC）設計和驗證服務公司，專門從事高級微處理器、網絡和通信芯片的設計服務。是數字系統(tǒng)設計領域Verilog HDL建模、邏輯綜合和基于EDA的設計方法學等方面的公認權威。他在設計和驗證方面有豐富的工作經驗，成功地完成過多種微處理器、專用集成電路和系統(tǒng)的設計。他是第一個使用Verilog語言為共享內存、高速緩沖存儲器組合（cache coherent）和多處理器體系結構搭建框架的人物。領導研發(fā)了多處理器體系結構（一般稱為UltraSPARC端口體系結構）。Sun Microsystems公司在下一代臺式機的設計中采用了他研發(fā)的這種體系結構。
Samir Palnitkar是美國Jambo Systems公司總裁。Jambo Systems公司是一流的專用集成電路設計和驗證服務公司，專門從事高級微處理器、網絡和通信芯片的設計服務。Palnitkar先生曾創(chuàng)辦了一系列小型的高科技公司。他是Integrated Intellectual Property公司的創(chuàng)始人。該公司是一家專用集成電路設計公司，已被Lattice Semiconductor公司收購。后來，他創(chuàng)建了電子商務軟件公司Obongo，已被AOL Time Warner公司收購。Palnitkar先生畢業(yè)于位于印度坎普爾市的印度理工學院電氣工程系，獲得學士學位，后來在美國華盛頓大學電氣工程系獲得碩士學位，接著在圣何塞州立大學獲得MBA學位。Palnitkar先生目前是數字系統(tǒng)設計領域Verilog HDL建模、邏輯綜合和基于EDA的設計方法學等方面的公認權威。他在設計和驗證方面有豐富的工作經驗，成功地完成過多種微處理器、專用集成電路和系統(tǒng)的設計。他是第一個使用Verilog語言為共享內存、高速緩沖存儲器組合（cache coherent）和多處理器體系結構搭建框架的開發(fā)者。他領導研發(fā)了多處理器體系結構（一般稱為UltraSPARC端口體系結構）。Sun Microsystems公司（現屬于Oracle公司）在其臺式機的設計中采用了他研發(fā)的這種體系結構。除了UltraSPARC CPU，他還為許多一流的公司完成過許多不同類型的設計和驗證項目。Palnitkar先生與一些研發(fā)仿真產品的公司有合作關系，是首批試用基于周期仿真的技術的領軍人物。他有使用多種EDA工具的經驗，諸如Verilog-NC，Synopsys VCS，Specman，Vera，System Verilog，Synopsys，SystemC，Verplex和Design Data Management Systems等。
第一部分 Verilog基礎知識
第1章 Verilog HDL數字設計綜述 2
1.1 數字電路CAD技術的發(fā)展歷史 2
1.2 硬件描述語言的出現 2
1.3 典型設計流程 3
1.4 硬件描述語言的意義 4
1.5 Verilog HDL的優(yōu)點 5
1.6 硬件描述語言的發(fā)展趨勢 6
第2章 層次建模的概念 7
2.1 設計方法學 7
2.2 四位脈動進位計數器 8
2.3 模塊 9
2.4 模塊實例 10
2.5 邏輯仿真的構成 11
2.6 舉例 12
2.7 小結 15
2.8 習題 15
第3章 基本概念 16
3.1 詞法約定 16
3.2 數據類型 19
3.3 系統(tǒng)任務和編譯指令 24
3.4 小結 27
3.5 習題 28
第4章 模塊和端口 29
4.1 模塊 29
4.2 端口 31
4.3 層次命名 36
4.4 小結 37
4.5 習題 37
第5章 門級建模 38
5.1 門的類型 38
5.2 門延遲 48
5.3 小結 52
5.4 習題 53
第6章 數據流建模 54
6.1 連續(xù)賦值語句 54
6.2 延遲 56
6.3 表達式、操作符和操作數 57
6.4 操作符類型 58
6.5 舉例 65
6.6 小結 72
6.7 習題 72
第7章 行為級建模 74
7.1 結構化過程語句 74
7.2 過程賦值語句 77
7.3 時序控制 81
7.4 條件語句 85
7.5 多路分支語句 86
7.6 循環(huán)語句 89
7.7 順序塊和并行塊 92
7.8 生成塊 96
7.9 舉例 100
7.10 小結 105
7.11 習題 106
第8章 任務和函數 109
8.1 任務和函數的區(qū)別 109
8.2 任務 110
8.3 函數 114
8.4 小結 118
8.5 習題 119
第9章 實用建模技術 120
9.1 過程連續(xù)賦值 120
9.2 改寫（覆蓋）參數 122
9.3 條件編譯和執(zhí)行 124
9.4 時間尺度 127
9.5 常用的系統(tǒng)任務 128
9.6 小結 135
9.7 習題 135
第二部分 Verilog高級主題
第10章 時序和延遲 140
10.1 延遲模型的類型 140
10.2 路徑延遲建模 142
10.3 時序檢查 148
10.4 延遲反標注 150
10.5 小結 151
10.6 習題 151
第11章 開關級建模 153
11.1 開關級建模元件 153
11.2 舉例 157
11.3 小結 161
11.4 習題 162
第12章 用戶自定義原語 163
12.1 UDP的基礎知識 163
12.2 表示組合邏輯的UDP 165
12.3 表示時序邏輯的UDP 170
12.4 UDP表中的縮寫符號 173
12.5 UDP設計指南 174
12.6 小結 175
12.7 習題 175
第13章 編程語言接口 177
13.1 PLI的使用 179
13.2 PLI任務的連接和調用 179
13.3 內部數據表示 181
13.4 PLI庫子程序 182
13.5 小結 192
13.6 習題 193
第14章 使用Verilog HDL進行邏輯綜合 194
14.1 什么是邏輯綜合 194
14.2 邏輯綜合對數字設計行業(yè)的影響 196
14.3 Verilog HDL綜合 197
14.4 邏輯綜合流程 201
14.5 門級網表的驗證 207
14.6 邏輯綜合建模技巧 209
14.7 時序電路綜合舉例 214
14.8 小結 221
14.9 習題 221
第15章 高級驗證技術 223
15.1 傳統(tǒng)的驗證流程 223
15.2 斷言檢查 230
15.3 形式化驗證 231
15.4 小結 234
第三部分 附 錄
附錄A 強度建模和高級線網類型定義 236
附錄B PLI子程序清單 239
附錄C 關鍵字、系統(tǒng)任務和編譯指令 255
附錄D 形式化語法定義 257
附錄E Verilog有關問題解答 285
附錄F Verilog舉例 287
參考文獻 297
譯者后記 298
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