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本書(shū)以Altera公司的MAXII系列EPM1270T144C5N為藍(lán)本闡述了基于CPLD/FPGA的數(shù)字系統(tǒng)設(shè)計(jì)方法，重點(diǎn)放在工程實(shí)踐能力和VerilogHDL硬件描述語(yǔ)言的編程開(kāi)發(fā)能力方面，在教材的內(nèi)容選取、編寫(xiě)和組織等方面都與傳統(tǒng)的教材有著較大的區(qū)別，本書(shū)按照基于工作過(guò)程的以“項(xiàng)目”為載體的教學(xué)模式的思路進(jìn)行編寫(xiě)，“項(xiàng)目”的選取以直觀、生動(dòng)、有趣、實(shí)用為原則，并遵循有易到難、有簡(jiǎn)單到綜合的學(xué)習(xí)規(guī)律。共分4章，第1章主要介紹CPLD/FPGA系統(tǒng)開(kāi)發(fā)的基礎(chǔ)知識(shí)，第2章介紹VerilogHDL硬件描述語(yǔ)言編程基礎(chǔ)，第3章是以12個(gè)單元項(xiàng)目為載體來(lái)介紹組合邏輯電路設(shè)計(jì)、時(shí)序邏輯電路設(shè)計(jì)和數(shù)字系統(tǒng)設(shè)計(jì)（如鍵盤(pán)、數(shù)碼管、液晶、點(diǎn)陣屏、音樂(lè)、串行通信等外圍接口的驅(qū)動(dòng)）；第4章以電子時(shí)鐘、交通信號(hào)燈2個(gè)綜合項(xiàng)目為載體，介紹用VerilogHDL硬件描述語(yǔ)言進(jìn)行綜合項(xiàng)目開(kāi)發(fā)的一般方法和流程，第5章以“多功能教室顯控系統(tǒng)的設(shè)計(jì)”項(xiàng)目作為課程設(shè)計(jì)，介紹用VerilogHDL硬件描述語(yǔ)言進(jìn)行一個(gè)完整的項(xiàng)目設(shè)計(jì)的方法，注重軟件編程與硬件實(shí)現(xiàn)相結(jié)合，在項(xiàng)目開(kāi)發(fā)實(shí)踐過(guò)程中去理解和體會(huì)可綜合、不可綜合、并行設(shè)計(jì)的概念，從而在實(shí)踐中鍛煉編程、調(diào)試能力，培養(yǎng)良好的編程風(fēng)格和創(chuàng)新能力。附錄中給出了數(shù)字系統(tǒng)設(shè)計(jì)中的常見(jiàn)問(wèn)題解析。本書(shū)可作為高等院校電子工程、計(jì)算機(jī)、微電子、自動(dòng)控制等相關(guān)專業(yè)EDA課程的教材，也可作為EDA初學(xué)者或工程技術(shù)人員的參考資料。

目    錄

前言

第1章 CPLD/FPGA項(xiàng)目開(kāi)發(fā)入門 1
1.1 CPLD/FPGA開(kāi)發(fā)系統(tǒng)概述 1
1.1.1 PLD的發(fā)展歷程及發(fā)展趨勢(shì) 1
1.1.2 CPLD/FPGA概述 3
1.1.3 CPLD/FPGA的結(jié)構(gòu)與原理 4
1.2 CPLD/FPGA器件識(shí)別 10
1.2.1 CPLD/FPGA產(chǎn)品概況 10
1.2.2 MAX系列產(chǎn)品的基本功能及
           編程方式 14
1.3 CCIT CPLD/FPGA實(shí)驗(yàn)儀使用 16
1.3.1 實(shí)驗(yàn)儀結(jié)構(gòu)設(shè)計(jì) 17
1.3.2 熟悉實(shí)驗(yàn)儀的元器件 17
1.3.3 解析主控芯片EPM1270T144C518
1.3.4 了解實(shí)驗(yàn)儀的外圍接口及其
           引腳對(duì)應(yīng)關(guān)系 19
1.3.5 設(shè)計(jì)實(shí)驗(yàn)儀原理圖 21
1.3.6 USB-Blaster下載口 21
1.4 Quartus II開(kāi)發(fā)環(huán)境安裝 27
1.4.1 Quartus II 軟件功能簡(jiǎn)介 27
1.4.2 Quartus II軟件安裝 28
1.4.3 USB-Blaster 下載電纜安裝 29
1.5 Quartus II軟件開(kāi)發(fā)環(huán)境的應(yīng)用 33
1.5.1 簡(jiǎn)單的三人表決器功能描述 34
1.5.2 文本方式輸入 35
1.5.3 原理圖方式輸入 43
1.6 技能實(shí)訓(xùn) 47
第2章 Verilog HDL
        （硬件描述語(yǔ)言） 50
2.1 Verilog HDL基礎(chǔ)知識(shí) 50
2.1.1 Verilog HDL的基本結(jié)構(gòu) 50
2.1.2 Verilog HDL的數(shù)據(jù)類型 54
2.1.3 Verilog HDL的運(yùn)算符及表達(dá)式 56
2.1.4 Verilog HDL的基本語(yǔ)句 58
2.2 Verilog HDL實(shí)例設(shè)計(jì) 64
2.2.1 閃爍燈設(shè)計(jì) 65
2.2.2 流水燈設(shè)計(jì) 68
2.3 技能實(shí)訓(xùn) 72
2.3.1 閃爍燈實(shí)訓(xùn)設(shè)計(jì) 72
2.3.2 流水燈實(shí)訓(xùn)設(shè)計(jì) 74
第3章基于CPLD/FPGA的單元
         項(xiàng)目開(kāi)發(fā) 78
3.1 項(xiàng)目1 設(shè)計(jì)基本邏輯門電路 78
3.2 項(xiàng)目2 設(shè)計(jì)譯碼器 81
3.2.1 任務(wù)1 設(shè)計(jì)3-8譯碼器 82
3.2.2 任務(wù)2 設(shè)計(jì)八段LED數(shù)碼管
           譯碼電路 85
3.2.3 技能實(shí)訓(xùn) 88
3.3 項(xiàng)目3 編碼器和數(shù)據(jù)選擇器
        設(shè)計(jì) 91
3.3.1 任務(wù)1 設(shè)計(jì)8-3優(yōu)先編碼器 92
3.3.2 技能實(shí)訓(xùn) 94
3.3.3 任務(wù)2 設(shè)計(jì)4-1數(shù)據(jù)選擇器 98
3.3.4 技能實(shí)訓(xùn) 100
3.4 項(xiàng)目4 觸發(fā)器設(shè)計(jì) 102
3.4.1 任務(wù)1 觸發(fā)器概述 103
3.4.2 任務(wù)2 識(shí)別基本觸發(fā)器 103
3.4.3 任務(wù)3 識(shí)別觸發(fā)器的邏輯
           功能 104
3.4.4 任務(wù)4 設(shè)計(jì)時(shí)鐘觸發(fā)器 105
3.4.5 任務(wù)5 設(shè)計(jì)直接置位復(fù)位
           觸發(fā)器 105
3.4.6 任務(wù)6 轉(zhuǎn)換不同邏輯功能的
           觸發(fā)器 106
3.4.7 技能實(shí)訓(xùn) 107
3.5 項(xiàng)目5 全加器設(shè)計(jì) 110
3.5.1 任務(wù)1 設(shè)計(jì)一位全加器 110
3.5.2 任務(wù)2 設(shè)計(jì)串行進(jìn)位加法器 111
3.5.3 任務(wù)3 設(shè)計(jì)先行進(jìn)位加法器 112
3.5.4 任務(wù)4 設(shè)計(jì)加減法器 115
3.5.5 技能實(shí)訓(xùn) 116
3.6 項(xiàng)目6 計(jì)數(shù)器設(shè)計(jì) 118
3.6.1 任務(wù)1 設(shè)計(jì)二進(jìn)制計(jì)數(shù)器 119
3.6.2 任務(wù)2 設(shè)計(jì)七進(jìn)制計(jì)數(shù)器 121
3.6.3 任務(wù)3 采用異步置數(shù)和同步
           清零的方法設(shè)計(jì)七進(jìn)制計(jì)數(shù)器 121
3.6.4 技能實(shí)訓(xùn) 123
*3.7 項(xiàng)目7 乘法器設(shè)計(jì) 126
3.7.1 任務(wù)1 利用被乘數(shù)左移法設(shè)計(jì)
           無(wú)符號(hào)乘法器 127
3.7.2 任務(wù)2 利用部分積右移法設(shè)計(jì)
           無(wú)符號(hào)乘法器 130
3.7.3 任務(wù)3 設(shè)計(jì)帶符號(hào)乘法器 131
3.8 項(xiàng)目8 鍵盤(pán)LED發(fā)光二極管
       應(yīng)用設(shè)計(jì) 132
3.8.1 任務(wù)1 鍵盤(pán)LED發(fā)光二極管
           應(yīng)用之一 132
3.8.2 任務(wù)2 鍵盤(pán)LED發(fā)光二極管
           應(yīng)用之二 137
3.8.3 任務(wù)3 鍵盤(pán)去抖動(dòng)設(shè)計(jì) 138
3.8.4 技能實(shí)訓(xùn) 140
3.9 項(xiàng)目9 靜態(tài)、動(dòng)態(tài)LED發(fā)光
       二極管顯示 143
3.9.1 任務(wù)1 靜態(tài)數(shù)碼管的顯示
           設(shè)計(jì) 144
3.9.2 任務(wù)2 動(dòng)態(tài)數(shù)碼管的顯示
           設(shè)計(jì) 147
3.9.3 技能實(shí)訓(xùn) 150
3.10 項(xiàng)目10 點(diǎn)陣LED顯示屏及
         其漢字顯示 153
3.10.1 任務(wù)1 點(diǎn)陣LED顯示屏
            測(cè)試 153
3.10.2 任務(wù)2 漢字顯示 157
3.10.3 技能實(shí)訓(xùn) 160
3.11 項(xiàng)目11 蜂鳴器應(yīng)用設(shè)計(jì) 163
3.11.1 任務(wù)1 發(fā)出報(bào)警聲 164
3.11.2 任務(wù)2 設(shè)計(jì)簡(jiǎn)易數(shù)字電子琴 166
3.11.3 任務(wù)3 設(shè)計(jì)“梁祝”音樂(lè)
            片段 168
3.11.4 技能實(shí)訓(xùn) 171
3.12 項(xiàng)目12 LCD液晶顯示系統(tǒng)
         設(shè)計(jì) 177
3.12.1 任務(wù)1 了解液晶顯示的基礎(chǔ)
            知識(shí) 178
3.12.2 任務(wù)2 液晶屏滾動(dòng)顯示
            “www.ccit.js.cn”字符 184
3.12.3 技能實(shí)訓(xùn) 191
3.13 項(xiàng)目13 UART異步串行
         通信設(shè)計(jì) 197
3.13.1 任務(wù)1 串行通信基礎(chǔ)知識(shí) 198
3.13.2 任務(wù)2 串行發(fā)送模塊設(shè)計(jì) 201
3.13.3 任務(wù)3 串行接收模塊設(shè)計(jì) 205
3.13.4 課后思考 208
第4章基于CPLD/FPGA的綜合項(xiàng)目
         開(kāi)發(fā) 209
4.1 項(xiàng)目1 基于Verilog HDL的數(shù)字
       時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn) 209
4.1.1 任務(wù)1 任務(wù)提出及設(shè)計(jì)分析 209
4.1.2 任務(wù)2 分頻模塊設(shè)計(jì) 212
4.1.3 任務(wù)3 校時(shí)模塊設(shè)計(jì) 213
4.1.4 任務(wù)4 計(jì)時(shí)處理模塊設(shè)計(jì) 214
4.1.5 任務(wù)5 報(bào)時(shí)模塊設(shè)計(jì) 215
4.1.6 任務(wù)6 顯示模塊設(shè)計(jì) 218
4.1.7 任務(wù)7 頂層模塊設(shè)計(jì) 220
4.1.8 任務(wù)8 下載調(diào)試運(yùn)行 221
4.1.9 技能實(shí)訓(xùn) 222
4.2 項(xiàng)目2 基于Verilog HDL的交通
       信號(hào)燈模擬控制設(shè)計(jì) 228
4.2.1 任務(wù)1 任務(wù)提出及設(shè)計(jì)分析 228
4.2.2 任務(wù)2 初始化模塊設(shè)計(jì) 231
4.2.3 任務(wù)3 分頻模塊設(shè)計(jì) 231
4.2.4 任務(wù)4 控制A方向4盞燈亮滅
           模塊設(shè)計(jì) 232
4.2.5 任務(wù)5 控制B方向4盞燈亮滅
           模塊設(shè)計(jì) 233
4.2.6 任務(wù)6 A、B方向各種燈剩余
           時(shí)間的顯示模塊設(shè)計(jì) 234
4.2.7 任務(wù)7 頂層文件設(shè)計(jì) 236
4.2.8 任務(wù)8 下載調(diào)試運(yùn)行 237
4.3 項(xiàng)目3 基于Verilog HDL的四路
       數(shù)字式競(jìng)賽搶答器設(shè)計(jì) 237
4.3.1 任務(wù)1 任務(wù)提出及設(shè)計(jì)分析 238
4.3.2 任務(wù)2 信號(hào)鎖存電路設(shè)計(jì) 239
4.3.3 任務(wù)3 計(jì)分電路設(shè)計(jì) 240
4.3.4 任務(wù)4 數(shù)碼管顯示電路設(shè)計(jì) 243
4.3.5 任務(wù)5 頂層文件設(shè)計(jì) 244
4.3.6 任務(wù)6 下載調(diào)試運(yùn)行 245
4.3.7 課后思考 246
附錄 247
附錄A Verilog HDL關(guān)鍵字 247
附錄B Quartus II支持的Verilog
            HDL數(shù)據(jù)類型和語(yǔ)句 247
附錄C 基于Verilog HDL的
            CPLD/FPGA設(shè)計(jì)常見(jiàn)
          問(wèn)題解析 248
參考文獻(xiàn) 258

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