數(shù)字系統(tǒng)設(shè)計方法與實踐
定 價：39 元
- 作者：萬國春，童美松 編著
- 出版時間：2015/10/1
- ISBN：9787560859484
- 出 版 社：同濟大學出版社
- 中圖法分類：TP271
- 頁碼：
- 紙張：膠版紙
- 版次：1
- 開本：16開
由萬國春、童美松編*的《數(shù)字系統(tǒng)設(shè)計方法與實踐》主要介紹了數(shù)字系統(tǒng)設(shè)計方面的設(shè)計方法及其工程應(yīng)用，以工程實踐為導(dǎo)向，借鑒國際知名大學電氣電子專業(yè)的培養(yǎng)方法，并結(jié)合編者的教學和項目實踐及多年積累的資料編寫而成。參考Xil—inx公司的官方文檔，并吸收國內(nèi)外相關(guān)專業(yè)技術(shù)文獻的精華，提煉其核心知識體系，讓每一個讀者都能在本書中有所了解、掌握與提高，為培養(yǎng)卓越工程師奠定堅實基礎(chǔ)。
本書根據(jù)數(shù)字系統(tǒng)設(shè)計課程教學的要求，以提高數(shù)字電路設(shè)計能力和創(chuàng)新能力為目的，主要闡述了： ①基于Xilinx FPGA的數(shù)字系統(tǒng)開發(fā)相關(guān)知識；②運用VHDL硬件描述語言進行設(shè)計的要求并輔于設(shè)計案例；③不同難易程度的綜合設(shè)計實例以培養(yǎng)綜合設(shè)計創(chuàng)新能力。書中內(nèi)容緊緊圍繞教學與實踐創(chuàng)新，實驗設(shè)計案例具有實用性和層次化遞增的特點。實驗基于 Xilinx公司的XUP Virtex-ⅡPro硬件開發(fā)平臺和ISE 10.1軟件開發(fā)平臺，提供VHDL/Verilog HDL參考源碼。
前言
第一章 數(shù)字系統(tǒng)設(shè)計與FPGA
1.1 數(shù)字系統(tǒng)設(shè)計自動化技術(shù)的發(fā)展歷程
1.2 數(shù)字系統(tǒng)的設(shè)計流程
1.3 基于FPGA的數(shù)字系統(tǒng)設(shè)計
1.3.1 可編程邏輯器件的發(fā)展歷史
1.3.2 基于FPGA的數(shù)字系統(tǒng)設(shè)計流程
第二章 現(xiàn)場可編程門陣列FPGA
2.1 FPGA的結(jié)構(gòu)和工作原理
2.2 Xilinx產(chǎn)品概述
2.2.1 Spartan系列
2.2.2 Virtex系列
2.3 FPGA的配置
2.4 實驗平臺的選擇
第三章 XilinxISE開發(fā)套件
3.1 ISE 10.1開發(fā)流程
3.1.1 設(shè)計輸入
3.1.2 仿真
3.1.3 添加約束
3.1.4 綜合
3.1.5 實現(xiàn)
3.1.6 iMPACT編程與配置
3.2 ISE離級組件
3.2.1 在線邏輯分析儀(ChipScopePro)
3.2.2 平面布局規(guī)劃器(PlanAhead)
3.2.3 時序分析器(TimingAnalyzer)
3.2.4 布局規(guī)劃器(Floorplanner)
3.2.5 功耗分析工具(XPower)
[設(shè)計實踐]
3-1 ChipScopePro的邏輯分析實驗
第四章 基本數(shù)字電路的VHDL設(shè)計
4.1 組合邏輯電路的VHDL設(shè)計
4.1.1 加法器
4.1.2 多路選擇器
4.1.3 編碼器與譯碼器
[設(shè)計實踐]
4-1 快速加法器的設(shè)計
4-2 4×4 乘法器的設(shè)計
4-3 ChipScopePro的VIO實驗
4.2 時序電路的VHDL設(shè)計
4.2.1 基礎(chǔ)時序元件
4.2.2 計數(shù)器的VHDL設(shè)計
4.2.3 堆棧與FIFO
4.2.4 多邊沿觸發(fā)問題
[設(shè)計實踐]
4-4 奇數(shù)與半整數(shù)分頻器設(shè)計
4-5 DCM模塊設(shè)計實例
4.3 有限狀態(tài)機的VHDL設(shè)計
4.3.1 VHDL狀態(tài)機的一般形式
4.3.2 有限狀態(tài)機的一般設(shè)計方法
4.3.3 有限狀態(tài)機的VHDL描述
[設(shè)計實踐]
4-6 交通燈控制器
4-7 乒乓游戲設(shè)計
第五章 FPGA開發(fā)設(shè)計方法
5.1 FPGA系統(tǒng)設(shè)計的基本原則
5.1.1 面積與速度的平衡互換原則
5.1.2 硬件可實現(xiàn)原則
5.2 FPGA中的同步設(shè)計”
5.3 FPGA中的時鐘設(shè)計
5.3.1 全局時鐘
5.3.2 門控制時鐘
5.3.3 多級邏輯時鐘
5.3.4 行波時鐘
5.3.5 多時鐘系統(tǒng)
5.4 FPGA系統(tǒng)設(shè)計的常用技巧
5.4.1 乒乓操作
5.4.2 串并／并串轉(zhuǎn)換
5.4.3 流水線設(shè)計
[設(shè)計實踐]
5-1 32位流水線加法器的設(shè)計
第六章 綜合設(shè)計實例
6.1 數(shù)碼管掃描顯示電路
6.2 八位除法器的設(shè)計
6.3 Virtex—ⅡPro的SVGA顯示控制器設(shè)計
第七章 數(shù)字系統(tǒng)綜合實驗
7.1 數(shù)字時鐘設(shè)計
7.2 直接數(shù)字頻率合成技術(shù)(DDS)的設(shè)計與實現(xiàn)
7.3 音樂播放器實驗
7.4 基于FPGA的FIR數(shù)字濾波器的設(shè)計
7.5 數(shù)字下變頻器(DDC)的設(shè)計
第八章 CPU設(shè)計
附錄一 Vivado設(shè)計套件
附錄1.1 單一的、共享的、可擴展的數(shù)據(jù)模型
附錄1.2 標準化XDC約束文件——SDC
附錄1.3 多維度解析布局器
附錄1.4 IP封裝器、集成器和目錄
附錄1.5 VivadoHLS把ESL帶入主流
附錄1.6 其他特性
附錄二 XUPVirtex—ⅡPro開發(fā)系統(tǒng)的使用
附錄2.1 Virtex—ⅡProFPGA主芯片介紹
附錄2.2 電源供電模塊
附錄2.3 時鐘電路
附錄2.4 SVGA視頻模塊
附錄2.5 AC97音頻解碼模塊
附錄2.6 RS232串行接口模塊
附錄2.7 PS2接口模塊
附錄2.8 開關(guān)、按鍵和LED指示燈
附錄2.9 下載配置模塊
附錄2.10 高速和低速的擴展連接器
附錄三 通用型開發(fā)板底板普及板V11.0.1的使用
參考文獻
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