本書主要介紹數(shù)字邏輯電路和數(shù)字系統(tǒng)的基礎(chǔ)理論和方法。書中系統(tǒng)地闡述了數(shù)制與編碼、邏輯代數(shù)基礎(chǔ)、組合邏輯電路的分析與設(shè)計(jì)、時(shí)序邏輯電路的分析與設(shè)計(jì)、可編程邏輯器件、VHDL硬件描述語言以及數(shù)字系統(tǒng)的分析與設(shè)計(jì)。本書可作為計(jì)算機(jī)、電子、通信及自動(dòng)化等專業(yè)的本科生教材,也可供相關(guān)領(lǐng)域的工程技術(shù)人員參考。
現(xiàn)代電子技術(shù)飛速發(fā)展,新技術(shù)、新器件不斷出現(xiàn)。本書編寫過程中在講清數(shù)字邏輯電路的基本概念、理論方法的基礎(chǔ)上,對(duì)一些已經(jīng)很成熟的新技術(shù)和新器件有選擇地加以介紹,加強(qiáng)了可編程邏輯器件和數(shù)字系統(tǒng)的內(nèi)容、突出了VHDL語言在數(shù)字系統(tǒng)設(shè)計(jì)中的實(shí)際應(yīng)用,從而使數(shù)字邏輯的針對(duì)性和實(shí)用性得到加強(qiáng)。
本書為普通高等教育“十一五”國家級(jí)規(guī)劃教材,是作者在從事多年的教學(xué)和科研實(shí)踐基礎(chǔ)上編寫而成的,內(nèi)容全面,取材新穎,題例豐富,注重實(shí)踐教學(xué)和能力培養(yǎng),有利于教師執(zhí)教,有利于學(xué)生學(xué)習(xí)。讀者對(duì)象主要是學(xué)習(xí)計(jì)算機(jī)課程的大學(xué)本科生,包括計(jì)算機(jī)系的學(xué)生、軟件學(xué)院的學(xué)生和非計(jì)算機(jī)專業(yè)選修計(jì)算機(jī)課程的學(xué)生?梢愿鶕(jù)不同的課程安排和教學(xué)要求,合理分配教材各部分內(nèi)容的課時(shí)比例,總的教學(xué)學(xué)時(shí)約為60~80小時(shí)。全書共7章,第1章數(shù)字邏輯基礎(chǔ),第2章組合邏輯,第3章觸發(fā)器,第4章時(shí)序邏輯,第5章可編程邏輯,第6章硬件描述語言,第7章數(shù)字系統(tǒng)設(shè)計(jì)。
本書由王春露主編和統(tǒng)稿。第1、2、5章由王春露、方維、余文執(zhí)筆,第3、4章由高荔執(zhí)筆,第6、7章由孫丹丹、楊旭東執(zhí)筆。
本書由清華大學(xué)計(jì)算機(jī)系楊士強(qiáng)教授主審;在編寫過程中得到北京郵電大學(xué)體系結(jié)構(gòu)教研室許多老師的大力支持和幫助,在此致以衷心的感謝。
限于編者水平,時(shí)間倉促,書中必然存在不少缺點(diǎn)和錯(cuò)誤,歡迎讀者對(duì)本書提出批評(píng)和建議。
編 者
2009年9月
王春露,1969年出生,畢業(yè)于哈爾濱工業(yè)大學(xué)計(jì)算機(jī)系,現(xiàn)為北京郵電大學(xué)計(jì)算機(jī)學(xué)院副教授、碩士生導(dǎo)師,北京郵電大學(xué)服務(wù)科學(xué)與智能交通技術(shù)研究中心主任。長期從事“數(shù)字邏輯”課程的教學(xué)工作,積累了豐富的教學(xué)資源,形成比較成熟的課程體系。長期從事相關(guān)領(lǐng)域科研工作,目前主要研究方向?yàn)橛?jì)算機(jī)網(wǎng)絡(luò)、信息安全、智能交通。在工程和科學(xué)實(shí)踐中,主持完成了多項(xiàng)國家級(jí)、省部級(jí)項(xiàng)目。目前,作為負(fù)責(zé)人主持的國家級(jí)項(xiàng)網(wǎng)主要有國家科技支撐計(jì)劃重大專項(xiàng)項(xiàng)目1項(xiàng)、國家自然科學(xué)基金項(xiàng)目1項(xiàng),發(fā)表高水平科技論文40余篇,編著《數(shù)字邏輯題解》、《計(jì)算機(jī)組成原理》、《數(shù)字邏輯與數(shù)字系統(tǒng)》、《計(jì)算機(jī)組織與結(jié)構(gòu)》等多本教材。
第1章數(shù)字邏輯基礎(chǔ)
1.1數(shù)制與編碼
1.2邏輯代數(shù)中的基本運(yùn)算
1.3邏輯代數(shù)的基本規(guī)律
1.4邏輯函數(shù)的化簡
1.5邏輯門電路
小結(jié)
習(xí)題
第2章組合邏輯電路
2.1組合邏輯電路分析
2.2組合邏輯電路設(shè)計(jì)
2.3組合邏輯電路中的競爭冒險(xiǎn)
2.4常用的中規(guī)模組合邏輯標(biāo)準(zhǔn)構(gòu)件
小結(jié)
習(xí)題
第3章觸發(fā)器
3.1基本RS觸發(fā)器
3.2鐘控觸發(fā)器
3.3主從JK觸發(fā)器
3.4邊沿觸發(fā)器
3.5集成觸發(fā)器
3.6各類觸發(fā)器的相互轉(zhuǎn)換
小結(jié)
習(xí)題
第4章時(shí)序電路
4.1時(shí)序電路的特點(diǎn)
4.2時(shí)序電路邏輯功能的描述方法
4.3時(shí)序邏輯電路分析
4.4寄存器
4.5計(jì)數(shù)器
4.6脈沖分配器
4.7序列信號(hào)發(fā)生器
4.8同步時(shí)序電路的設(shè)計(jì)
4.9異步計(jì)數(shù)器
4.10中規(guī)模集成計(jì)數(shù)器的應(yīng)用
小結(jié)
習(xí)題
第5章可編程邏輯器件
5.1可編程邏輯陣列
5.2可編程陣列邏輯
5.3復(fù)雜可編程邏輯器件
5.4現(xiàn)場可編程門陣列
5.5標(biāo)準(zhǔn)單元和客戶定制芯片
5.6可編程器件的設(shè)計(jì)流程
5.7可編程器件工具軟件介紹
小結(jié)
習(xí)題
第6章硬件描述語言VHDL簡介
6.1VHDL概述
6.2VHDL設(shè)計(jì)文件的基本結(jié)構(gòu)
6.3對(duì)象、類型和屬性
6.4VHDL的功能描述方法
6.5VHDL的結(jié)構(gòu)描述方法
6.6過程和函數(shù)
6.7常用單元電路的設(shè)計(jì)實(shí)例
小結(jié)
習(xí)題
第7章現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)
7.1數(shù)字系統(tǒng)的基本概念
7.2現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法
7.3數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
小結(jié)
習(xí)題
附錄第二套掃描碼
參考文獻(xiàn)